JPH0793355B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793355B2 JPH0793355B2 JP1208138A JP20813889A JPH0793355B2 JP H0793355 B2 JPH0793355 B2 JP H0793355B2 JP 1208138 A JP1208138 A JP 1208138A JP 20813889 A JP20813889 A JP 20813889A JP H0793355 B2 JPH0793355 B2 JP H0793355B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、特に小口径、高
段差のコンタクトの電気的特性の改善を図った半導体装
置の製造方法に関する。
段差のコンタクトの電気的特性の改善を図った半導体装
置の製造方法に関する。
（ロ）従来の技術 半導体装置の集積度の向上に伴って、その内部の素子を
接続するコンタクト孔は小口径、高段差となってきてお
り、Alスパッタによる単純なコンタクト方式ではその段
差部におけるAl膜厚の低下に起因するコンタクト抵抗の
上昇、さらには段差部におけるAl配線の断線が避けられ
なくなっている。このため、Al配線に先だってコンタク
ト孔にポリシリコンを埋め込んでステップカバレッジを
改善するコンタクト方式が提案されている。
接続するコンタクト孔は小口径、高段差となってきてお
り、Alスパッタによる単純なコンタクト方式ではその段
差部におけるAl膜厚の低下に起因するコンタクト抵抗の
上昇、さらには段差部におけるAl配線の断線が避けられ
なくなっている。このため、Al配線に先だってコンタク
ト孔にポリシリコンを埋め込んでステップカバレッジを
改善するコンタクト方式が提案されている。
以下、第２図を参照して従来のポリシリコン埋め込みコ
ンタクトの製造工程を説明する。
ンタクトの製造工程を説明する。
今日、最も一般的な絶縁膜構造は第２図（１）に示され
るような、減圧気相成長装置による3000Å厚のSiO2膜
（23）、この上面に常圧気相成長装置により形成される
8000Å厚のBPSG（ボロン・ホスホラス・シリケート・グ
ラス以下、BPSGと称する）（24）の２層構造であって、
このような２層構造の絶縁膜に形成されるポリシリコン
埋め込みコンタクトの製造工程は概略以下のようなもの
である。なお、工程番号と図面番号は対応している。
るような、減圧気相成長装置による3000Å厚のSiO2膜
（23）、この上面に常圧気相成長装置により形成される
8000Å厚のBPSG（ボロン・ホスホラス・シリケート・グ
ラス以下、BPSGと称する）（24）の２層構造であって、
このような２層構造の絶縁膜に形成されるポリシリコン
埋め込みコンタクトの製造工程は概略以下のようなもの
である。なお、工程番号と図面番号は対応している。
1.コンタクトエッチ ホトリソグラフィと酸化膜エッチングにより、ウェハ
（21）に予め形成されたコンタクト領域（22）の上面に
0.8μｍ×0.8μｍ、深さ1.1μｍのコンタクト孔（26）
をあける。
（21）に予め形成されたコンタクト領域（22）の上面に
0.8μｍ×0.8μｍ、深さ1.1μｍのコンタクト孔（26）
をあける。
2.ポリシリコンデポジション 減圧気相成長装置により12000Å厚のポリシリコン層（2
7）を成長させる。
7）を成長させる。
3.ポリシリコンエッチバック ケミカルドライエッチングによりポリシリコン層（27）
の等方性エッチングを行い、コンタクト孔（26）内部の
ポリシリコン層（27）のみを残すようにポリシリコン
（27）は図示するようにエッチバックされる。
の等方性エッチングを行い、コンタクト孔（26）内部の
ポリシリコン層（27）のみを残すようにポリシリコン
（27）は図示するようにエッチバックされる。
4.イオン注入 ポリシリコン層（27）に“りん”イオンのイオン注入を
行った後、窒素ガス雰囲気中において900℃、30min.の
アニールを行い、コンタクト領域（22）と同一導電型、
かつ高導電率とする。
行った後、窒素ガス雰囲気中において900℃、30min.の
アニールを行い、コンタクト領域（22）と同一導電型、
かつ高導電率とする。
5.Alスパッタ Alスパッタ装置により、0.8μｍ厚のAl（アルミニウ
ム）膜（28）を形成する。
ム）膜（28）を形成する。
6.Alエッチ ホトリソグラフィとAlエッチングにより、アルミ配線領
域（28）を残す。この後、低温熱処理を行い、アルミニ
ウムとシリコンとの接触性を良好なものとする。
域（28）を残す。この後、低温熱処理を行い、アルミニ
ウムとシリコンとの接触性を良好なものとする。
上記したポリシリコン埋め込みコンタクトはステップカ
バレッジが良好であるため、イオン注入およびアニール
が適正に行われれば電気的特性が極めて良好なコンタク
トが得られる筈である。然るに、これまで設計されたコ
ンタクト性能、即ちコンタクト抵抗およびオーム性が得
られることは少なく、その原因も不明であった。
バレッジが良好であるため、イオン注入およびアニール
が適正に行われれば電気的特性が極めて良好なコンタク
トが得られる筈である。然るに、これまで設計されたコ
ンタクト性能、即ちコンタクト抵抗およびオーム性が得
られることは少なく、その原因も不明であった。
発明者等がこの点につき研究を行った結果、前記プロセ
ス４のアニール時にBPSG（24）からポリシリコン層（2
7）に逆導電型の不純物、ボロンが拡散することにより
コンペンセートされてポリシリコン層（27）の導電率が
低下すること、Al中に他の目的のため１％程度混入され
ているSiがプロセス６のアニール時にアルミ配線領域
（28）およびコンタクト孔（26）のポリシリコン層（2
7）に析出して、Siノジュール（nodule）を形成し、Al
配線領域（28）およびポリシリコン層（27）の導電率を
低下させること等が解明された。
ス４のアニール時にBPSG（24）からポリシリコン層（2
7）に逆導電型の不純物、ボロンが拡散することにより
コンペンセートされてポリシリコン層（27）の導電率が
低下すること、Al中に他の目的のため１％程度混入され
ているSiがプロセス６のアニール時にアルミ配線領域
（28）およびコンタクト孔（26）のポリシリコン層（2
7）に析出して、Siノジュール（nodule）を形成し、Al
配線領域（28）およびポリシリコン層（27）の導電率を
低下させること等が解明された。
（ハ）発明が解決しようとする課題 本発明は従来技術に存する課題の上記した原因の解明に
基づくものであって、小口径、高段差のコンタクトの電
気的特性、即ち電気抵抗、安定性およびオーム性の改善
を図った半導体装置の製造方法を提供することを目的と
する。
基づくものであって、小口径、高段差のコンタクトの電
気的特性、即ち電気抵抗、安定性およびオーム性の改善
を図った半導体装置の製造方法を提供することを目的と
する。
（ニ）課題を解決するための手段 本発明は、ウェハの一主面に設けたBPSGからなる絶縁膜
にコンタクト孔を形成する工程、前記コンタクト孔内面
を含むウェハの一面にSi3N4膜を成長させる工程、この
コンタクト孔側壁部のSi3N4膜のみを残すように異方性
エッチングする工程、ウェハの一面にポリシリコン層を
形成し、このポリシリコンによりコンタクト孔を埋める
工程、コンタクト孔内のポリシリコンのみを残すように
ポリシリコン層の等方性エッチングする工程、コンタク
ト孔内のポリシリコンに不純物をイオン注入する工程、
バリアメタル膜を形成する工程、Al膜を形成する工程、
Al膜およびバリアメタル膜エッチにより、アルミ配線領
域を残す、一連の工程からなる。
にコンタクト孔を形成する工程、前記コンタクト孔内面
を含むウェハの一面にSi3N4膜を成長させる工程、この
コンタクト孔側壁部のSi3N4膜のみを残すように異方性
エッチングする工程、ウェハの一面にポリシリコン層を
形成し、このポリシリコンによりコンタクト孔を埋める
工程、コンタクト孔内のポリシリコンのみを残すように
ポリシリコン層の等方性エッチングする工程、コンタク
ト孔内のポリシリコンに不純物をイオン注入する工程、
バリアメタル膜を形成する工程、Al膜を形成する工程、
Al膜およびバリアメタル膜エッチにより、アルミ配線領
域を残す、一連の工程からなる。
（ホ）作用 コンタクトホール側壁部をSi3N4膜で被覆する工程は、B
PSGから埋め込みポリシリコン層への逆導電型の不純物
の拡散によるポリシリコン層の不純物コンペンセーショ
ンを防止する。また、バリアメタル膜を形成するプロセ
スはSiリッチのAlと埋め込みポリシリコンとの固溶反応
を防止し、ポリシリコンの相対的な不純物濃度の低下お
よびAl膜内および埋め込みポリシリコン層のSiノジュー
ル（nodule）の発生を防止する。
PSGから埋め込みポリシリコン層への逆導電型の不純物
の拡散によるポリシリコン層の不純物コンペンセーショ
ンを防止する。また、バリアメタル膜を形成するプロセ
スはSiリッチのAlと埋め込みポリシリコンとの固溶反応
を防止し、ポリシリコンの相対的な不純物濃度の低下お
よびAl膜内および埋め込みポリシリコン層のSiノジュー
ル（nodule）の発生を防止する。
（ヘ）実施例 以下、製造工程を説明する第１図を参照して本発明の実
施例を説明する。なお、工程番号と図面番号は対応して
いる。
施例を説明する。なお、工程番号と図面番号は対応して
いる。
本実施例は以下の９の工程よりなる。ただし、以下の説
明で使用する数値は何れも代表的な値であって、本発明
の技術範囲を限定するものではない。
明で使用する数値は何れも代表的な値であって、本発明
の技術範囲を限定するものではない。
1.コンタクト孔エッチ ウェハ（１）全面に減圧気相成長装置により形成した30
00Å厚のSiO2膜（３）、このSiO2膜（３）上面に常圧気
相成長装置により形成した8000Å厚のBPSG（４）からな
る絶縁膜にホトリソグラフィと酸化膜エッチングを使用
して0.8μｍ×0.8μｍ、深さ1.1μｍのコンタクト孔
（６）をあける。なお、領域（２）はコンタクトのため
に格別に形成された高濃度のコンタクト領域である。
00Å厚のSiO2膜（３）、このSiO2膜（３）上面に常圧気
相成長装置により形成した8000Å厚のBPSG（４）からな
る絶縁膜にホトリソグラフィと酸化膜エッチングを使用
して0.8μｍ×0.8μｍ、深さ1.1μｍのコンタクト孔
（６）をあける。なお、領域（２）はコンタクトのため
に格別に形成された高濃度のコンタクト領域である。
2.Si3N4膜デポジション 減圧気相成長成長装置によりコンタクト孔（６）の側壁
部を含むウェハ（１）の全面に500Å厚のSi3N4膜（７）
を成長させる。
部を含むウェハ（１）の全面に500Å厚のSi3N4膜（７）
を成長させる。
3.Si3N4膜エッチ リアクティブイオンエッチ等のドライエッチングにより
異方性エッチングを行い、コンタクト孔（６）の側壁部
のSi3N4膜のみを残す。
異方性エッチングを行い、コンタクト孔（６）の側壁部
のSi3N4膜のみを残す。
4.ポリシリコンデポジション 減圧気相成長装置により12000Å厚のポリシリコン層
（８）を成長させる。
（８）を成長させる。
5.ポリシリコンエッチバック ケミカルドライエッチングによりポリシリコン層（８）
の等方性エッチングを行い、コンタクト孔（６）内のポ
リシリコン（８）のみを残す。このとき、BPSG（４）が
表面に現れるようにポリシリコン（８）はエッチバック
される。
の等方性エッチングを行い、コンタクト孔（６）内のポ
リシリコン（８）のみを残す。このとき、BPSG（４）が
表面に現れるようにポリシリコン（８）はエッチバック
される。
6.イオン注入 加速電界80keV、ドーズ量１×1016イオン/cm2の条件に
て、ポリシリコン層（８）に“りん”イオンを打ち込
む。
て、ポリシリコン層（８）に“りん”イオンを打ち込
む。
7.バリアメタルスパッタ 製造工程を説明する第１図（７）には１層構造のバリア
メタル（11）が示されているが、スパッタリングにより
形成される、500Å厚のTi（チタン）膜、さらにその上
面に形成される1000Å厚のTiN（チタンナイトライド）
膜あるいはTiW（チタンタングステン）膜等の２層構造
とすることが好ましい。
メタル（11）が示されているが、スパッタリングにより
形成される、500Å厚のTi（チタン）膜、さらにその上
面に形成される1000Å厚のTiN（チタンナイトライド）
膜あるいはTiW（チタンタングステン）膜等の２層構造
とすることが好ましい。
8.Alスパッタ Alスパッタ装置により、0.8μｍ厚のAl（アルミニウ
ム）膜（11）を形成する。
ム）膜（11）を形成する。
9.Al、バリアメタルエッチ ホトリソグラフィとAl及びバリアメタルエッチングによ
り、アルミ配線領域（11）を残す。この後、低温熱処理
を行ってアルミニウムとシリコンとの接触性を良好なも
のとする。
り、アルミ配線領域（11）を残す。この後、低温熱処理
を行ってアルミニウムとシリコンとの接触性を良好なも
のとする。
（ト）発明の効果 以上述べたように本発明によれば、コンタクト孔側壁の
Si3N4膜により、BPSGからの不純物拡散およびアニール
時の横方向拡散が防止されてポリシリコン埋め込み層の
導電率の低下が防止される。
Si3N4膜により、BPSGからの不純物拡散およびアニール
時の横方向拡散が防止されてポリシリコン埋め込み層の
導電率の低下が防止される。
また、バリアメタルによりAlと埋め込みポリシリコン層
との固溶反応が防止され、シリコンノジュールの発生に
よる導電率の低下が防止される。
との固溶反応が防止され、シリコンノジュールの発生に
よる導電率の低下が防止される。
第１図は本発明の実施例を説明する製造工程フローを示
す断面図、 第２図は従来技術を説明する製造工程フローを示す断面
図である。 １……ウェハ、２……コンタクト領域、３……SiO2膜、
４……BPSG、６……コンタクト孔、７、９……Si3N
4膜、10……バリアメタル、11……Al（アルミニウ
ム）。
す断面図、 第２図は従来技術を説明する製造工程フローを示す断面
図である。 １……ウェハ、２……コンタクト領域、３……SiO2膜、
４……BPSG、６……コンタクト孔、７、９……Si3N
4膜、10……バリアメタル、11……Al（アルミニウ
ム）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (2)
- 【請求項１】ウェハの一主面に設けたBPSGからなる絶縁
膜にコンタクト孔を形成する工程、 前記コンタクト孔内面を含むウェハの一面にSi3N4膜を
成長させる工程、 このコンタクト孔側壁部のSi3N4膜のみを残すように異
方性エッチングする工程、 ウェハの一面にポリシリコン層を形成し、このポリシリ
コンによりコンタクト孔を埋める工程、 コンタクト孔内のポリシリコンのみを残すようにポリシ
リコン層の等方性エッチングする工程、 コンタクト孔内のポリシリコンに不純物をイオン注入す
る工程、 バリアメタル膜を形成する工程、 Al膜を形成する工程、 Al膜およびバリアメタル膜エッチにより、アルミ配線領
域を残す工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項２】前記バリアメタル膜を形成する工程が、Ti
膜および、その上面に形成されるTiN膜あるいはTiW膜を
形成する工程であることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208138A JPH0793355B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208138A JPH0793355B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371657A JPH0371657A (ja) | 1991-03-27 |
| JPH0793355B2 true JPH0793355B2 (ja) | 1995-10-09 |
Family
ID=16551268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208138A Expired - Fee Related JPH0793355B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793355B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622832B1 (en) * | 1993-03-17 | 2000-05-31 | Canon Kabushiki Kaisha | Method of connecting a wiring with a semiconductor region and semiconductor device obtained by this method |
| KR100244706B1 (ko) * | 1996-11-22 | 2000-03-02 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| JP4676826B2 (ja) * | 2005-07-06 | 2011-04-27 | 大日本印刷株式会社 | 紙製トレー状容器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010751A (ja) * | 1983-06-30 | 1985-01-19 | Nec Corp | 半導体集積回路装置 |
| US4714686A (en) * | 1985-07-31 | 1987-12-22 | Advanced Micro Devices, Inc. | Method of forming contact plugs for planarized integrated circuits |
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPS6420640A (en) * | 1987-07-15 | 1989-01-24 | Toshiba Corp | Semiconductor device and manufacture thereof |
-
1989
- 1989-08-10 JP JP1208138A patent/JPH0793355B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371657A (ja) | 1991-03-27 |
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