JPH0793407B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793407B2 JPH0793407B2 JP60110342A JP11034285A JPH0793407B2 JP H0793407 B2 JPH0793407 B2 JP H0793407B2 JP 60110342 A JP60110342 A JP 60110342A JP 11034285 A JP11034285 A JP 11034285A JP H0793407 B2 JPH0793407 B2 JP H0793407B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、詳しくは静電破壊保護回路
のクランプ素子として利用する寄生MOS素子に関するも
のである。
のクランプ素子として利用する寄生MOS素子に関するも
のである。
半導体装置の静電破壊保護回路は、ポリシリコン抵抗や
拡散層抵抗による保護抵抗と、ダイオード形態とされた
MOS素子、寄生MOS素子等によるクランプ素子との組合せ
で種々の回路が提案されている。一般に、ポリシリコン
抵抗に対してはフィールド絶縁膜破壊や熱溶断破壊への
対策が考慮され、また拡散抵抗に対してはラッチアップ
対策やPN接合破壊対策等が考慮されてきた。一方、ダイ
オードやMOS素子に代えて、静電破壊耐圧の向上のため
寄生MOS素子が用いられている。この寄生MOS素子にはポ
リシリコン寄生MOS素子やAl寄生MOS素子が知られている
が、これらも静電破壊耐圧向上の観点より種々の対策が
とられている。たとえば、寄生MOS素子は、特にゲート
電極とソース、ドレイン拡散層の夫々とがオーバーラッ
プされており、この間に設けられている絶縁膜が破壊さ
れやすい。
拡散層抵抗による保護抵抗と、ダイオード形態とされた
MOS素子、寄生MOS素子等によるクランプ素子との組合せ
で種々の回路が提案されている。一般に、ポリシリコン
抵抗に対してはフィールド絶縁膜破壊や熱溶断破壊への
対策が考慮され、また拡散抵抗に対してはラッチアップ
対策やPN接合破壊対策等が考慮されてきた。一方、ダイ
オードやMOS素子に代えて、静電破壊耐圧の向上のため
寄生MOS素子が用いられている。この寄生MOS素子にはポ
リシリコン寄生MOS素子やAl寄生MOS素子が知られている
が、これらも静電破壊耐圧向上の観点より種々の対策が
とられている。たとえば、寄生MOS素子は、特にゲート
電極とソース、ドレイン拡散層の夫々とがオーバーラッ
プされており、この間に設けられている絶縁膜が破壊さ
れやすい。
ところで、LCD（Liquid Crystal Device）等の直接駆動
するためにいわゆる高耐圧MOS素子構造を有した素子が
知られている。この高耐圧MOS素子はフィールド絶縁膜
下に低濃度の半導体領域を形成しこれによってPN接合逆
方向破壊電圧及びMOS素子のチャネルのブレークダウン
電圧（BVDS）を上げ、もって高電圧がドレインおよびゲ
ートに印加されうるようにしている。本発明者等はこの
低濃度の半導体領域形成プロセスを利用して寄生MOS素
子の静電破壊耐圧を向上させうることを見出した。
するためにいわゆる高耐圧MOS素子構造を有した素子が
知られている。この高耐圧MOS素子はフィールド絶縁膜
下に低濃度の半導体領域を形成しこれによってPN接合逆
方向破壊電圧及びMOS素子のチャネルのブレークダウン
電圧（BVDS）を上げ、もって高電圧がドレインおよびゲ
ートに印加されうるようにしている。本発明者等はこの
低濃度の半導体領域形成プロセスを利用して寄生MOS素
子の静電破壊耐圧を向上させうることを見出した。
本発明の目的は、静電破壊保護回路に用いる寄生MOS素
子の静電破壊耐圧を向上した半導体装置を提供するもの
である。
子の静電破壊耐圧を向上した半導体装置を提供するもの
である。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、クランプ素子としての寄生MOS素子のゲート
電極を比較的厚いフィールド絶縁膜のほぼ中央部に形成
し、このフィールド絶縁膜形成前にフィールド絶縁膜直
下の前記ゲート電極両側部に対応する位置に低濃度の第
１の半導体領域を形成する。このあと、フィールド絶縁
膜側部にソースおよびドレインとしての第２の半導体領
域を前記第１の半導体領域に隣接して形成している。ゲ
ート電極は第２の半導体領域からオフセットされて形成
されているので両者間の絶縁破壊耐圧が向上し、従って
前記ゲート電極自身を、入力保護抵抗として利用するこ
とも可能となるものである。
電極を比較的厚いフィールド絶縁膜のほぼ中央部に形成
し、このフィールド絶縁膜形成前にフィールド絶縁膜直
下の前記ゲート電極両側部に対応する位置に低濃度の第
１の半導体領域を形成する。このあと、フィールド絶縁
膜側部にソースおよびドレインとしての第２の半導体領
域を前記第１の半導体領域に隣接して形成している。ゲ
ート電極は第２の半導体領域からオフセットされて形成
されているので両者間の絶縁破壊耐圧が向上し、従って
前記ゲート電極自身を、入力保護抵抗として利用するこ
とも可能となるものである。
第１図は同一半導体基板に高耐圧MOS素子構造のＰチャ
ネルMOS素子と本発明の寄生MOS素子とを形成した縦断面
構造図である。図において、符号１はＮ型シリコン半導
体基板である。図の右側には高耐圧ＰチャネルMOS素子
２が形成され、左側にはポリシリコンゲートの寄生MOS
素子３が形成されている。
ネルMOS素子と本発明の寄生MOS素子とを形成した縦断面
構造図である。図において、符号１はＮ型シリコン半導
体基板である。図の右側には高耐圧ＰチャネルMOS素子
２が形成され、左側にはポリシリコンゲートの寄生MOS
素子３が形成されている。
まず、高耐圧ＰチャネルMOS素子２の構造を説明する。
符号４は厚いSiO2より成るフィールド絶縁膜であり、こ
のフィールド絶縁膜４の形成前に低濃度のP-型半導体領
域５およびチャネルストッパＮ型半導体領域６がイオン
打込みによって形成されている。P-型半導体領域５が下
部全域にわたって形成されたフィールド絶縁膜4,4の間
にはSiO2ゲート絶縁膜７を介してポリシリコンのゲート
電極８が形成されている。また、ＰチャネルMOS素子２
のソースおよびドレインを形成するP+型半導体領域９が
各々P-型半導体領域５と接してイオン打込みによって形
成されている。なお、符号10はソースおよびドレインの
アルミニウムコンタクト電極、符号11はPSG等の層間絶
縁膜、そして符号12はバッシベーション膜である。この
ような構成のＰチャネルMOS素子２は、P-型半導体領域
５が基板とソースおよびドレイン間のPN接合逆方向ブレ
ークダウン電圧を上げ同時にゲート電極８の下部のチャ
ネル両側のP-型半導体領域によりMOSチャネルブレーク
ダウン電圧を上げる。このため、高電圧をドレインおよ
びゲートに印加することができ、たとえばLCD等を高電
圧駆動するのに用いられている。
符号４は厚いSiO2より成るフィールド絶縁膜であり、こ
のフィールド絶縁膜４の形成前に低濃度のP-型半導体領
域５およびチャネルストッパＮ型半導体領域６がイオン
打込みによって形成されている。P-型半導体領域５が下
部全域にわたって形成されたフィールド絶縁膜4,4の間
にはSiO2ゲート絶縁膜７を介してポリシリコンのゲート
電極８が形成されている。また、ＰチャネルMOS素子２
のソースおよびドレインを形成するP+型半導体領域９が
各々P-型半導体領域５と接してイオン打込みによって形
成されている。なお、符号10はソースおよびドレインの
アルミニウムコンタクト電極、符号11はPSG等の層間絶
縁膜、そして符号12はバッシベーション膜である。この
ような構成のＰチャネルMOS素子２は、P-型半導体領域
５が基板とソースおよびドレイン間のPN接合逆方向ブレ
ークダウン電圧を上げ同時にゲート電極８の下部のチャ
ネル両側のP-型半導体領域によりMOSチャネルブレーク
ダウン電圧を上げる。このため、高電圧をドレインおよ
びゲートに印加することができ、たとえばLCD等を高電
圧駆動するのに用いられている。
このような高耐圧MOS素子２の製造プロセスにはP-型半
導体領域を形成する工程が含まれているが、本発明の実
施例においてはこのP-型半導体領域を利用して寄生MOS
素子の静電破壊耐圧を向上させている。すなわち、図の
左側に示す寄生MOS素子３は以下のように形成される。
導体領域を形成する工程が含まれているが、本発明の実
施例においてはこのP-型半導体領域を利用して寄生MOS
素子の静電破壊耐圧を向上させている。すなわち、図の
左側に示す寄生MOS素子３は以下のように形成される。
まず、寄生MOS素子３を形成するためにSiO2フィールド
絶縁膜41,42および43が必要であるが、これらSiO2のフ
ィールド絶縁膜41,42および43を形成する前に、P-型半
導体領域５を形成するのと同一プロセスにおいて、ボロ
ンを打込み低濃度のP-型半導体領域（第１の半導体領
域）51,52,53,54をフィールド絶縁膜41,42,43形成領域
の直下に予め形成する。そして、マスクとなる耐酸化膜
を半導体基板全面に形成し、この耐酸化膜の選択的エッ
チングおよび熱酸化によってフィールド絶縁膜41,42,43
を形成する。この際P-型半導体領域51,52,53,54のイオ
ン打込みされたボロンは拡散され所要の深さとなる。
絶縁膜41,42および43が必要であるが、これらSiO2のフ
ィールド絶縁膜41,42および43を形成する前に、P-型半
導体領域５を形成するのと同一プロセスにおいて、ボロ
ンを打込み低濃度のP-型半導体領域（第１の半導体領
域）51,52,53,54をフィールド絶縁膜41,42,43形成領域
の直下に予め形成する。そして、マスクとなる耐酸化膜
を半導体基板全面に形成し、この耐酸化膜の選択的エッ
チングおよび熱酸化によってフィールド絶縁膜41,42,43
を形成する。この際P-型半導体領域51,52,53,54のイオ
ン打込みされたボロンは拡散され所要の深さとなる。
つぎに、ポリシリコンを全面に堆積した後、エッチング
によってゲート電極81を形成する。このゲート電極81は
フィールド絶縁膜42のほぼ中央部に形成され、P-型半導
体領域52,53間のチャネル部上方に形成されている。さ
らに、寄生MOS素子３のソースおよびドレインとなるP+
型半導体（第２の半導体領域）91,92をイオン打込みに
よって形成する。このP+型半導体領域91,92は各々P-型
半導体領域51,52および53,54と隣接する。最後に、高耐
圧MOS素子２において説明したと同様に、アルミニウム
のコンタクト電極101,フォスフォシリケートガラス（PS
G）等からなる層間絶縁膜111及びパッシベーション膜12
1を形成して寄生MOS素子３を完成させている。
によってゲート電極81を形成する。このゲート電極81は
フィールド絶縁膜42のほぼ中央部に形成され、P-型半導
体領域52,53間のチャネル部上方に形成されている。さ
らに、寄生MOS素子３のソースおよびドレインとなるP+
型半導体（第２の半導体領域）91,92をイオン打込みに
よって形成する。このP+型半導体領域91,92は各々P-型
半導体領域51,52および53,54と隣接する。最後に、高耐
圧MOS素子２において説明したと同様に、アルミニウム
のコンタクト電極101,フォスフォシリケートガラス（PS
G）等からなる層間絶縁膜111及びパッシベーション膜12
1を形成して寄生MOS素子３を完成させている。
このようにゲート電極81をフィールド絶縁膜42のほぼ中
央に形成し、ソースおよびドレインのP+型半導体領域9
1,92と離しているので両者間の静電破壊耐圧が向上する
ことがわかる。
央に形成し、ソースおよびドレインのP+型半導体領域9
1,92と離しているので両者間の静電破壊耐圧が向上する
ことがわかる。
なお、本実施例の寄生MOS素子３はポリシリコンゲート
であるが、このポリシリコン層を利用して静電破壊保護
回路の保護抵抗を選択的に形成できることは明らかであ
る。また、実施例においてはP-型半導体領域51,52およ
び53,54を各々P+型半導体領域91および92を囲むように
して形成した。しかしながら、P-型半導体領域はP+型半
導体領域の少なくともゲート電極側のみに存在するだけ
でも本発明の目的を達成できることは明らかである。
であるが、このポリシリコン層を利用して静電破壊保護
回路の保護抵抗を選択的に形成できることは明らかであ
る。また、実施例においてはP-型半導体領域51,52およ
び53,54を各々P+型半導体領域91および92を囲むように
して形成した。しかしながら、P-型半導体領域はP+型半
導体領域の少なくともゲート電極側のみに存在するだけ
でも本発明の目的を達成できることは明らかである。
ゲート電極を厚い絶縁膜上のほぼ中央に形成し、この絶
縁膜直下であってかつゲート電極の両側部に低濃度の半
導体領域を形成し、この低濃度の半導体領域に隣接して
ソースおよびドレインの半導体領域を形成している。こ
のため、ゲート電極とソースおよびドレイ間の静電破壊
耐圧が向上する。
縁膜直下であってかつゲート電極の両側部に低濃度の半
導体領域を形成し、この低濃度の半導体領域に隣接して
ソースおよびドレインの半導体領域を形成している。こ
のため、ゲート電極とソースおよびドレイ間の静電破壊
耐圧が向上する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
静電破壊保護回路のクランプ素子として適用でき、特に
高耐圧プロセスを使ったCMOS−LSI,LCDドライバ,4ビッ
トマイコン等に適用して好適である。
高耐圧プロセスを使ったCMOS−LSI,LCDドライバ,4ビッ
トマイコン等に適用して好適である。
第１図は同一半導体基板に高耐圧MOS素子構造のＰチャ
ネルMOS素子と本発明の一実施例であるポリシリコンゲ
ートの寄生MOS素子とを形成した縦断面構造図である。 １……半導体基板、２……高耐圧ＰチャネルMOS素子、
３……ポリシリコンゲートの寄生MOS素子、4,41,42,43
……フィールド絶縁膜、５……P-型半導体領域、51,52,
53,54……P-型半導体領域（第１の半導体領域）、６…
…チャネルストッパ、７……ゲート絶縁膜、8,81……ゲ
ート電極、９……P+型半導体領域、91、92……P+型半導
体領域（第２の半導体領域）、10,101……アルミニウム
電極、11,111……層間絶縁膜、12,121……パッシベーシ
ョン膜。
ネルMOS素子と本発明の一実施例であるポリシリコンゲ
ートの寄生MOS素子とを形成した縦断面構造図である。 １……半導体基板、２……高耐圧ＰチャネルMOS素子、
３……ポリシリコンゲートの寄生MOS素子、4,41,42,43
……フィールド絶縁膜、５……P-型半導体領域、51,52,
53,54……P-型半導体領域（第１の半導体領域）、６…
…チャネルストッパ、７……ゲート絶縁膜、8,81……ゲ
ート電極、９……P+型半導体領域、91、92……P+型半導
体領域（第２の半導体領域）、10,101……アルミニウム
電極、11,111……層間絶縁膜、12,121……パッシベーシ
ョン膜。
Claims (1)
- 【請求項１】同一半導体基板に、ソース及びドレインが
低濃度不純物領域と高濃度不純物領域とによって構成さ
れるMOSFETからなる高耐圧素子及び静電破壊保護回路を
構成するクランプ素子を備えた半導体装置の製造方法に
おいて、 Ｎ型シリコン基板主面のフィールド絶縁膜形成領域に、
予めボロンをイオン打込みによって選択的に導入し前記
高耐圧素子と前記クランプ素子のソース，ドレインを構
成する低濃度Ｐ型領域を形成する工程と、 前記高耐圧素子と前記クランプ素子との間にチャネルス
トッパとなるＮ型領域を形成する工程と、 前記クランプ素子のソース，ドレインを構成する低濃度
Ｐ型領域及び該領域間のＮ型シリコン基板表面と前記高
耐圧素子のソース，ドレインを構成する低濃度Ｐ型領域
の夫々のＮ型シリコン基板表面とに、耐酸化膜マスクを
用いた選択的熱酸化によってフィールド絶縁膜を形成す
る工程と、 前記クランプ素子のソース，ドレインを構成する低濃度
Ｐ型領域及び該領域間の上に形成された前記フィールド
絶縁膜の略中央にクランプ素子のゲート電極を、前記高
耐圧素子のソース，ドレインを構成する低濃度Ｐ型領域
間のＮ型シリコン基板主面にゲート絶縁膜を介して高耐
圧素子のゲート電極を夫々ポリシリコンによって形成す
る工程と、 前記高耐圧素子と前記クランプ素子のソース，ドレイン
を構成する高濃度Ｐ型領域を、前記Ｎ型シリコン基板主
面に、前記低濃度Ｐ型領域と接して形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110342A JPH0793407B2 (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110342A JPH0793407B2 (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269359A JPS61269359A (ja) | 1986-11-28 |
| JPH0793407B2 true JPH0793407B2 (ja) | 1995-10-09 |
Family
ID=14533321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110342A Expired - Fee Related JPH0793407B2 (ja) | 1985-05-24 | 1985-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793407B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156520A (ja) * | 2012-03-12 | 2012-08-16 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153472A (en) * | 1981-03-17 | 1982-09-22 | Toshiba Corp | Manufacture of semiconductor device |
-
1985
- 1985-05-24 JP JP60110342A patent/JPH0793407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61269359A (ja) | 1986-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |