JPH0795579B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0795579B2 JPH0795579B2 JP63184101A JP18410188A JPH0795579B2 JP H0795579 B2 JPH0795579 B2 JP H0795579B2 JP 63184101 A JP63184101 A JP 63184101A JP 18410188 A JP18410188 A JP 18410188A JP H0795579 B2 JPH0795579 B2 JP H0795579B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor device
- bottom piece
- external leads
- bent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子を封止したパッケージから外部リー
ドを導出させた半導体装置に関する。
ドを導出させた半導体装置に関する。
従来、この種の半導体装置として、第３図（ａ）及び
（ｂ）に示すように、パッケージ11の下側に外部リード
12を突出させたSIP（Single Inline Package）、或い
は図示を省略するがパッケージの両側から外部リードを
突出させたDIP（Dual Inline Package）が提案されてい
る。この種の半導体装置を実装する際には、プリント基
板に透孔をあけ、ここに外部リードを挿入して半田付け
を行っている。
（ｂ）に示すように、パッケージ11の下側に外部リード
12を突出させたSIP（Single Inline Package）、或い
は図示を省略するがパッケージの両側から外部リードを
突出させたDIP（Dual Inline Package）が提案されてい
る。この種の半導体装置を実装する際には、プリント基
板に透孔をあけ、ここに外部リードを挿入して半田付け
を行っている。
一方、他の半導体装置として、第４図に示すように、比
較的偏平なパッケージ21の両側から外部リード22を突出
させ、この外部リード22をGull Wing（かもめ翼）状に
曲げ形成したSOP（Small Outline Package）、或いは図
示を省略するがこれと類似した形状のQFP（Quad Flat P
ackage）や、PLCC（Plastic Leaded Chip Carrier）が
提案されている。この種の半導体装置を実装する際に
は、プリント基板に設けた導電膜上に外部リードを乗
せ、半田付けを行っている。
較的偏平なパッケージ21の両側から外部リード22を突出
させ、この外部リード22をGull Wing（かもめ翼）状に
曲げ形成したSOP（Small Outline Package）、或いは図
示を省略するがこれと類似した形状のQFP（Quad Flat P
ackage）や、PLCC（Plastic Leaded Chip Carrier）が
提案されている。この種の半導体装置を実装する際に
は、プリント基板に設けた導電膜上に外部リードを乗
せ、半田付けを行っている。
上述した従来の半導体装置のうち、後者の種類の半導体
装置では、単にプリント基板上に半導体装置を乗せて半
田付け行なうので、実装は容易であるが、プリント基板
にはパッケージ及び外部リードを搭載させる面積が必要
とされるため、実装密度を向上することが難しいという
問題がある。
装置では、単にプリント基板上に半導体装置を乗せて半
田付け行なうので、実装は容易であるが、プリント基板
にはパッケージ及び外部リードを搭載させる面積が必要
とされるため、実装密度を向上することが難しいという
問題がある。
一方、前者の種類の半導体装置、特にSIP型の半導体装
置では、外部リードがパッケージの下側に配設されてい
るために、実装面積を低減して実装密度を向上すること
は可能である。しかしながら、実装時にプリント基板に
0.8mmφ程度の透孔をあける必要があるため、隣接する
透孔間での干渉を避けるためには、透孔ピッチ寸法Ｐを
ある程度（約1.27mm程度）以上は小さくできず、単位面
積当たりの実装密度が制限されることは否定できない。
置では、外部リードがパッケージの下側に配設されてい
るために、実装面積を低減して実装密度を向上すること
は可能である。しかしながら、実装時にプリント基板に
0.8mmφ程度の透孔をあける必要があるため、隣接する
透孔間での干渉を避けるためには、透孔ピッチ寸法Ｐを
ある程度（約1.27mm程度）以上は小さくできず、単位面
積当たりの実装密度が制限されることは否定できない。
このため、SIP型半導体装置では、第３図（ａ）及び
（ｂ）のように外部リードを交互に逆方向に曲げたZIP
（Zig−zag Inline Package）構造として隣接する透孔
の間隔に余裕を設けているが、この構成でも透孔の径寸
法以下にすることは不可能であり、実装密度の向上には
限度がある。
（ｂ）のように外部リードを交互に逆方向に曲げたZIP
（Zig−zag Inline Package）構造として隣接する透孔
の間隔に余裕を設けているが、この構成でも透孔の径寸
法以下にすることは不可能であり、実装密度の向上には
限度がある。
本発明は実装密度を向上することを可能にした半導体装
置を提供することを目的としている。
置を提供することを目的としている。
本発明の半導体装置は、パッケージの下面から垂直に突
出された複数本の外部リードを、先端部を直角に曲げた
底片部と、この底片部の先端を更に直角に曲げた側片部
とで構成し、かつこれら底片部と側片部とを前記パッケ
ージの平面領域内に収め、かつ底片部はその配列方向に
交互に逆方向に向けて形成し、かつ同じ方向の底片部に
おいてはその長さが交互に異なる寸法に構成している。
出された複数本の外部リードを、先端部を直角に曲げた
底片部と、この底片部の先端を更に直角に曲げた側片部
とで構成し、かつこれら底片部と側片部とを前記パッケ
ージの平面領域内に収め、かつ底片部はその配列方向に
交互に逆方向に向けて形成し、かつ同じ方向の底片部に
おいてはその長さが交互に異なる寸法に構成している。
上述した構成では、隣接する外部リードの底片部を交互
に逆方向に曲げ形成し、かつその長さを同じ方向の底片
部内で交互に相違させることで、実装する基板側に設け
る導体膜のピッチ寸法を外部リードのピッチ寸法の４倍
以上に設定でき、多ピン化を可能とする。また、各外部
リードの実装領域がパッケージの平面領域外に突出され
ることがなく、実装面積を低減する。
に逆方向に曲げ形成し、かつその長さを同じ方向の底片
部内で交互に相違させることで、実装する基板側に設け
る導体膜のピッチ寸法を外部リードのピッチ寸法の４倍
以上に設定でき、多ピン化を可能とする。また、各外部
リードの実装領域がパッケージの平面領域外に突出され
ることがなく、実装面積を低減する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の斜視図であり、第２図
（ａ）及び（ｂ）はその正面図及び側面図である。図に
おいて、内部に半導体素子を封止したパッケージ１は横
幅寸法を小さくした樹脂で構成し、このパッケージ１の
下面から多数本の外部リード２を一列にかつ下面に対し
て略垂直に突出させている。換言すれば、従来のSIP型
半導体装置と同様なパッケージ形状及び外部リード突出
状態としている。そして、前記外部リード２の先端部を
直角に曲げてパッケージ下面と平行な底片部2aを形成
し、更にその先端を直角情報に曲げて側片部2bを形成し
ている。なお、ここでは隣接する各外部リード２の底片
部2aは夫々交互に逆方向を向くように曲げ形成し、かつ
各外部リード２の底片部2aは全て同一平面上に位置され
るように曲げ位置を設定している。また、夫々の底片部
2a及び側片部2bは全てパッケージ１の平面領域よりも横
方向に突出されないように構成しており、その上で隣接
する同じ方向に突出される底片部2aの長さは、交互に長
い寸法2a′と短い寸法2a″の２種類の長さとなるように
形成している。
（ａ）及び（ｂ）はその正面図及び側面図である。図に
おいて、内部に半導体素子を封止したパッケージ１は横
幅寸法を小さくした樹脂で構成し、このパッケージ１の
下面から多数本の外部リード２を一列にかつ下面に対し
て略垂直に突出させている。換言すれば、従来のSIP型
半導体装置と同様なパッケージ形状及び外部リード突出
状態としている。そして、前記外部リード２の先端部を
直角に曲げてパッケージ下面と平行な底片部2aを形成
し、更にその先端を直角情報に曲げて側片部2bを形成し
ている。なお、ここでは隣接する各外部リード２の底片
部2aは夫々交互に逆方向を向くように曲げ形成し、かつ
各外部リード２の底片部2aは全て同一平面上に位置され
るように曲げ位置を設定している。また、夫々の底片部
2a及び側片部2bは全てパッケージ１の平面領域よりも横
方向に突出されないように構成しており、その上で隣接
する同じ方向に突出される底片部2aの長さは、交互に長
い寸法2a′と短い寸法2a″の２種類の長さとなるように
形成している。
この構成によれば、プリント基板に設けた導体膜上に外
部リード２の各底片部2aを載置し、底片部2a及び側片部
2bを半田付けをすることにより実装を行うことができ
る。このとき、プリント基板に透孔をあける必要がない
ため、外部リードの２のピッチ寸法は透孔の径寸法を考
慮することなく小さくでき、多ピン化を実現できる。特
に、底片部2aが交互に逆方向に形成されかつその長さが
交互に相違されることで、外部リード２に対応して設け
るプリント基板の導体膜を４列の千鳥状配列とすること
が可能となり、外部リード２の４倍のピッチ寸法で形成
することができる。これにより、同一の外部リード数に
対してパッケージ１の長さを低減でき、また同一のパッ
ケージ寸法に対して外部リード数を増大でき、実装密度
の向上及び半導体装置の多ピン化を向上できる。
部リード２の各底片部2aを載置し、底片部2a及び側片部
2bを半田付けをすることにより実装を行うことができ
る。このとき、プリント基板に透孔をあける必要がない
ため、外部リードの２のピッチ寸法は透孔の径寸法を考
慮することなく小さくでき、多ピン化を実現できる。特
に、底片部2aが交互に逆方向に形成されかつその長さが
交互に相違されることで、外部リード２に対応して設け
るプリント基板の導体膜を４列の千鳥状配列とすること
が可能となり、外部リード２の４倍のピッチ寸法で形成
することができる。これにより、同一の外部リード数に
対してパッケージ１の長さを低減でき、また同一のパッ
ケージ寸法に対して外部リード数を増大でき、実装密度
の向上及び半導体装置の多ピン化を向上できる。
なお、前記実施例における外部リード２のピッチ寸法
を、0.5から0.89mmと従来に比較して大幅に低減して
も、隣接リード間の短絡等の不具合が生じていないこと
確認された。
を、0.5から0.89mmと従来に比較して大幅に低減して
も、隣接リード間の短絡等の不具合が生じていないこと
確認された。
以上説明したように本発明は、パッケージの下面から垂
直に突出された外部リードを、パッケージの平面領域内
において直角に曲げて底片部及び側片部とを構成し、か
つ底辺部の長さを交互に相違させることにより、外部リ
ードの実装領域がパッケージの平面領域外に突出される
ことはなく、実装面積が低減して実装密度が向上できる
とともに、実装する基板側に設ける導体膜のピッチ寸法
を外部リードのピッチ寸法の４倍以上に設定でき、多ピ
ン化を可能にして実装密度を更に向上することができ
る。
直に突出された外部リードを、パッケージの平面領域内
において直角に曲げて底片部及び側片部とを構成し、か
つ底辺部の長さを交互に相違させることにより、外部リ
ードの実装領域がパッケージの平面領域外に突出される
ことはなく、実装面積が低減して実装密度が向上できる
とともに、実装する基板側に設ける導体膜のピッチ寸法
を外部リードのピッチ寸法の４倍以上に設定でき、多ピ
ン化を可能にして実装密度を更に向上することができ
る。
第１図本発明の一実施例の斜視図、第２図（ａ）及び
（ｂ）は第１図の半導体装置の正面図及び側面図、第３
図（ａ）及び（ｂ）は従来の１つの種類の半導体装置の
正面図及び側面図、第４図は従来の他の種類の半導体装
置の斜視図である。 １……パッケージ、２……外部リード、2a,2a′,2a″…
…底片部、2b……側片部、11,21……パッケージ、12,22
……外部リード。
（ｂ）は第１図の半導体装置の正面図及び側面図、第３
図（ａ）及び（ｂ）は従来の１つの種類の半導体装置の
正面図及び側面図、第４図は従来の他の種類の半導体装
置の斜視図である。 １……パッケージ、２……外部リード、2a,2a′,2a″…
…底片部、2b……側片部、11,21……パッケージ、12,22
……外部リード。
Claims (1)
- 【請求項１】半導体素子を封止したパッケージの下面に
垂直に複数本の外部リードを突出し、この外部リードは
先端部を直角に曲げた底片部と、この底片部の先端を更
に直角に曲げた側片部とで構成し、かつこれら底片部と
側片部とを前記パッケージの平面領域内に収め、前記底
片部はその配列方向に交互に逆方向に向けて形成し、か
つ同じ方向の底片部においてはその長さが交互に異なる
寸法に構成したたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184101A JPH0795579B2 (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184101A JPH0795579B2 (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0233958A JPH0233958A (ja) | 1990-02-05 |
| JPH0795579B2 true JPH0795579B2 (ja) | 1995-10-11 |
Family
ID=16147413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184101A Expired - Lifetime JPH0795579B2 (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795579B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126678A (ja) * | 1997-06-30 | 1999-01-29 | Oki Electric Ind Co Ltd | 電子部品のリード構造 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128171U (ja) * | 1981-02-02 | 1982-08-10 | ||
| JPS6142855U (ja) * | 1984-08-22 | 1986-03-19 | 日本電気株式会社 | 半導体装置 |
| JPS6316650A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 集積回路装置 |
-
1988
- 1988-07-23 JP JP63184101A patent/JPH0795579B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233958A (ja) | 1990-02-05 |
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