JPH0799496B2 - 浮動小数点仮数部桁合わせ回路 - Google Patents
浮動小数点仮数部桁合わせ回路Info
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- JPH0799496B2 JPH0799496B2 JP61265999A JP26599986A JPH0799496B2 JP H0799496 B2 JPH0799496 B2 JP H0799496B2 JP 61265999 A JP61265999 A JP 61265999A JP 26599986 A JP26599986 A JP 26599986A JP H0799496 B2 JPH0799496 B2 JP H0799496B2
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- 238000010586 diagram Methods 0.000 description 4
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- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、浮動小数点データの加減算に先だって必要
な、仮数部桁合わせを行なう、浮動小数点仮数部桁合わ
せ回路に関するものである。
な、仮数部桁合わせを行なう、浮動小数点仮数部桁合わ
せ回路に関するものである。
従来の技術 従来の浮動小数点仮数部桁合わせ回路としては、例えば
特開昭60−263230号公報に、発明構成要素の一つとして
示されている。第４図はこの発明の実施例の中から、浮
動小数点仮数部桁合わせ回路のみを抜きだしたものであ
る。1,2は、浮動小数点データを保持する入力レジス
タ、３は入力レジスタ1,2に保持されている浮動小数点
データの指数部の大小関係と両者の差の絶対値とを出力
する指数部比較回路、4,5は指数部比較回路３の出力を
保持するレジスタ、６はレジスタ４の出力により、レジ
スタ1,2に保持されている浮動小数点データの一方の仮
数部を選択する仮数部セレクタ、７はレジスタ５の出力
に従って仮数部セレクタ６の出力を右にシフトする桁合
わせ右シフタである。
特開昭60−263230号公報に、発明構成要素の一つとして
示されている。第４図はこの発明の実施例の中から、浮
動小数点仮数部桁合わせ回路のみを抜きだしたものであ
る。1,2は、浮動小数点データを保持する入力レジス
タ、３は入力レジスタ1,2に保持されている浮動小数点
データの指数部の大小関係と両者の差の絶対値とを出力
する指数部比較回路、4,5は指数部比較回路３の出力を
保持するレジスタ、６はレジスタ４の出力により、レジ
スタ1,2に保持されている浮動小数点データの一方の仮
数部を選択する仮数部セレクタ、７はレジスタ５の出力
に従って仮数部セレクタ６の出力を右にシフトする桁合
わせ右シフタである。
以上のように構成された、従来の浮動小数点桁仮数部合
わせ回路においては、指数部比較回路３により入力レジ
スタ1,2に保持されている浮動小数点データの指数部を
比較し、レジスタ４の出力で示される大小関係判定結果
で小さいほうの指数部を持つ浮動小数点データの仮数部
を仮数部セレクタ６で取り出し、さらに、レジスタ５の
出力で示される指数差の絶対値分だけ、桁合わせ右シフ
トを行なう。
わせ回路においては、指数部比較回路３により入力レジ
スタ1,2に保持されている浮動小数点データの指数部を
比較し、レジスタ４の出力で示される大小関係判定結果
で小さいほうの指数部を持つ浮動小数点データの仮数部
を仮数部セレクタ６で取り出し、さらに、レジスタ５の
出力で示される指数差の絶対値分だけ、桁合わせ右シフ
トを行なう。
発明が解決しようとする問題点 しかしながら上記のような構成では、指数部比較回路３
で求めた指数差は絶対値である必要があり、指数部比較
回路３は単純な減算器では構成できずその回路規模は大
きくなる。また絶対値計算を必要とするため、桁合わせ
右シフタ７に与えるシフト数指示用データを、高速に供
給できないという問題点を有していた。
で求めた指数差は絶対値である必要があり、指数部比較
回路３は単純な減算器では構成できずその回路規模は大
きくなる。また絶対値計算を必要とするため、桁合わせ
右シフタ７に与えるシフト数指示用データを、高速に供
給できないという問題点を有していた。
本発明はかかる点に鑑み、簡単な指数部比較回路を持
ち、高速に仮数部桁合わせを行なう浮動小数点仮数部桁
合わせ回路を提供することを目的とする。
ち、高速に仮数部桁合わせを行なう浮動小数点仮数部桁
合わせ回路を提供することを目的とする。
問題点を解決するための手段 本発明はｎビットの指数部、及び仮数部から構成される
第1,第２の浮動小数点データで、前記第１の浮動小数点
データの指数部から前記第２の浮動小数点データの指数
部を減算しその差を２の補数体系で求める減算器と、前
記減算器出力の最上位ビットが“0"の時には前記第２の
浮動小数点データの仮数部を、“1"の時には前記第１の
浮動小数点データの仮数部を出力するマルチプレクサ
と、前記減算器出力の最上位ビットが“1"の時右１ビッ
トシフトを行なう右１ビットシフタと、前記右１ビット
シフタに従属接続され、それぞれ右2kビットシフト｛ｋ
＝０〜（ｎ−１）｝を行なうｎ段の右2kビットシフト
と、前記減算器出力の最上位ビットが“0"の時には2kの
重みを持つ前記減算器出力ビットを前記右2kビットシフ
タの制御入力とし、前記減算器出力の最上位ビットが
“1"の時には2kの重みを持つ前記減算器出力ビットを反
転して前記右2kビットシフタの制御入力とする制御部と
を備えた浮動小数点仮数部桁合わせ回路である。
第1,第２の浮動小数点データで、前記第１の浮動小数点
データの指数部から前記第２の浮動小数点データの指数
部を減算しその差を２の補数体系で求める減算器と、前
記減算器出力の最上位ビットが“0"の時には前記第２の
浮動小数点データの仮数部を、“1"の時には前記第１の
浮動小数点データの仮数部を出力するマルチプレクサ
と、前記減算器出力の最上位ビットが“1"の時右１ビッ
トシフトを行なう右１ビットシフタと、前記右１ビット
シフタに従属接続され、それぞれ右2kビットシフト｛ｋ
＝０〜（ｎ−１）｝を行なうｎ段の右2kビットシフト
と、前記減算器出力の最上位ビットが“0"の時には2kの
重みを持つ前記減算器出力ビットを前記右2kビットシフ
タの制御入力とし、前記減算器出力の最上位ビットが
“1"の時には2kの重みを持つ前記減算器出力ビットを反
転して前記右2kビットシフタの制御入力とする制御部と
を備えた浮動小数点仮数部桁合わせ回路である。
作用 本発明は前記した構成により、前記減算器で、第１の浮
動小数点データの指数部から第２の浮動小数点データの
指数部を減算し、減算結果の最上位ビットが“0"の時に
は、第２の浮動小数点データの仮数部を、前記減算器の
出力ビットに従って前記右2kビットシフタでシフトし、
減算結果の最上位ビットが“1"の時には、第１の浮動小
数点データの仮数部を、前記右１ビットシフタで右１ビ
ットシフトし、さらに前記減算器の出力ビットを反転し
たビットに従って前記右2kビットシフタでシフトし、仮
数部桁合わせを行なう。
動小数点データの指数部から第２の浮動小数点データの
指数部を減算し、減算結果の最上位ビットが“0"の時に
は、第２の浮動小数点データの仮数部を、前記減算器の
出力ビットに従って前記右2kビットシフタでシフトし、
減算結果の最上位ビットが“1"の時には、第１の浮動小
数点データの仮数部を、前記右１ビットシフタで右１ビ
ットシフトし、さらに前記減算器の出力ビットを反転し
たビットに従って前記右2kビットシフタでシフトし、仮
数部桁合わせを行なう。
実 施 例 第１図は本発明の一実施例における浮動小数点仮数部桁
合わせ回路の構成図を示すものである。第１図において
10,11は浮動小数点データを保持する入力レジスタであ
る。また、浮動小数点データのフォーマットは第２図に
示すようなものを考える。即ち、指数部ｅは２の補数表
現で、仮数部ｆは絶対値表示で、符号は符号ビットｓで
表現し、全体として、（−１）ｓ・2e・ｆの数を表現す
る。しかし、指数部の表現方法をバイアス表示にしても
本発明の構成には何らの変更を行なう必要はない。また
説明の簡単化のため、指数部ｅを３ビットとする。そこ
で、指数部ｅの３ビットはそのビットパターンにより、
表１に示す値をとり、±2-4・ｆから±23・ｆの数、及
び０が表現できる。
合わせ回路の構成図を示すものである。第１図において
10,11は浮動小数点データを保持する入力レジスタであ
る。また、浮動小数点データのフォーマットは第２図に
示すようなものを考える。即ち、指数部ｅは２の補数表
現で、仮数部ｆは絶対値表示で、符号は符号ビットｓで
表現し、全体として、（−１）ｓ・2e・ｆの数を表現す
る。しかし、指数部の表現方法をバイアス表示にしても
本発明の構成には何らの変更を行なう必要はない。また
説明の簡単化のため、指数部ｅを３ビットとする。そこ
で、指数部ｅの３ビットはそのビットパターンにより、
表１に示す値をとり、±2-4・ｆから±23・ｆの数、及
び０が表現できる。
第１図の12は、入力レジスタ10に保持されている浮動小
数点データ中の指数部e1から入力レジスタ11に保持され
ている浮動小数点データ中の指数部e2を減算しその結果
を負数は２の補数で示す減算器、13は減算器12の最上位
ビットd3が、“1"の時には、入力レジスタ10に保持され
ている浮動小数点データ中の仮数部f1を、“0"の時に
は、入力レジスタ11に保持されている浮動小数点データ
中の仮数部f2を選択するマルチプレクサである。14は、
減算器12の最上位ビットd3が“1"の時、マルチプレクサ
13の出力を右１ビットシフトを行なう右１ビットシフタ
である。15は右に１ビットシフトを行なう右１ビットシ
フタ、16は右に２ビットシフタを行なう右２ビットシフ
タ、17は右に４ビットシフトを行なう右４ビットシフタ
である。18はシフタ15,16,17を制御線R1,R2,R4を通して
制御する制御部であり、その構成を第３図に示す。
数点データ中の指数部e1から入力レジスタ11に保持され
ている浮動小数点データ中の指数部e2を減算しその結果
を負数は２の補数で示す減算器、13は減算器12の最上位
ビットd3が、“1"の時には、入力レジスタ10に保持され
ている浮動小数点データ中の仮数部f1を、“0"の時に
は、入力レジスタ11に保持されている浮動小数点データ
中の仮数部f2を選択するマルチプレクサである。14は、
減算器12の最上位ビットd3が“1"の時、マルチプレクサ
13の出力を右１ビットシフトを行なう右１ビットシフタ
である。15は右に１ビットシフトを行なう右１ビットシ
フタ、16は右に２ビットシフタを行なう右２ビットシフ
タ、17は右に４ビットシフトを行なう右４ビットシフタ
である。18はシフタ15,16,17を制御線R1,R2,R4を通して
制御する制御部であり、その構成を第３図に示す。
以上のように構成された本実施例の浮動小数点仮数部桁
合わせ回路について、以下その動作を説明する。
合わせ回路について、以下その動作を説明する。
先ず、次式に示す浮動小数点データ、N1,N2をそれぞれ
入力レジスタ10,11に格納する。
入力レジスタ10,11に格納する。
N1＝（−１）s1・2e1・f1N1＝（−１）s2・2e2・f2 次に、減算器12でe1−e2の減算を行なう。減算結果はビ
ットパターン（d3,d2,d1,d0）用いて、 と表現される。そして仮数部f1あるいはf2を、|e1−e2|
ビットだけ、シフタ14,15,16,17で右にシフトを行ない
仮数部桁合わせを行なう。シフタ14,15,16,17の制御
は、d3の状態により異なる。
ットパターン（d3,d2,d1,d0）用いて、 と表現される。そして仮数部f1あるいはf2を、|e1−e2|
ビットだけ、シフタ14,15,16,17で右にシフトを行ない
仮数部桁合わせを行なう。シフタ14,15,16,17の制御
は、d3の状態により異なる。
d3＝０の場合 d3＝０は、e1≧e2を示している。そこで、マルチプレク
サ13でレジスタ11にある浮動小数点データの仮数部f2を
選択する。また、桁合わせに必要なシフト数はe1−e2
は、 で与えられる。そこで、d0,d1,d2の各ビットで、それぞ
れシフタ15,16,17を動作させればよい。このため、第３
図の制御回路18は、R1＝d0,R2＝d1,R4＝d2を出力する。
サ13でレジスタ11にある浮動小数点データの仮数部f2を
選択する。また、桁合わせに必要なシフト数はe1−e2
は、 で与えられる。そこで、d0,d1,d2の各ビットで、それぞ
れシフタ15,16,17を動作させればよい。このため、第３
図の制御回路18は、R1＝d0,R2＝d1,R4＝d2を出力する。
d3＝１の場合 d3＝１は、e1＜e2を示している。そこで、マルチプレク
サ13でレジスタ10にある浮動小数点データの仮数部f1を
選択する。また、桁合わせに必要なシフト数はe2−e1
は、 となる。そこで、d0,d1,d2の各ビットを反転したもの
で、それぞれシフタ15,16,17を動作させればよい。この
ため、第３図の制御回路18は、 R1＝0,R2＝1,R4＝２ を出力する。また上式の定数項１は、更に右１ビットシ
フトを行なう必要が有ることを示しているので、“1"で
あるd3ビットで右１ビットシフタ14を動作させる。
サ13でレジスタ10にある浮動小数点データの仮数部f1を
選択する。また、桁合わせに必要なシフト数はe2−e1
は、 となる。そこで、d0,d1,d2の各ビットを反転したもの
で、それぞれシフタ15,16,17を動作させればよい。この
ため、第３図の制御回路18は、 R1＝0,R2＝1,R4＝２ を出力する。また上式の定数項１は、更に右１ビットシ
フトを行なう必要が有ることを示しているので、“1"で
あるd3ビットで右１ビットシフタ14を動作させる。
以上のように、本実施例によれば、指数部の計算を行な
う減算器12と、２の補数で示される減算結果をそのまま
使用して右シフトが実現出来るように構成されたシフタ
14,15,16,17と、これらのシフタを制御する簡単な制御
部とを設けることにより、指数部比較のため減算器12で
減算した結果を絶対値化することなく、シフタ14,15,1
6,17を制御でき、高速に仮数部桁合わせを行なうことが
できる。
う減算器12と、２の補数で示される減算結果をそのまま
使用して右シフトが実現出来るように構成されたシフタ
14,15,16,17と、これらのシフタを制御する簡単な制御
部とを設けることにより、指数部比較のため減算器12で
減算した結果を絶対値化することなく、シフタ14,15,1
6,17を制御でき、高速に仮数部桁合わせを行なうことが
できる。
発明の効果 以上説明したように、本発明によれば、指数部の比較は
単純な減算器で実現でき、しかもその減算結果を効率良
く利用してシフタを制御し、浮動小数点データの高速仮
数部桁合わせを実現することができ、その実用的効果は
大きい。
単純な減算器で実現でき、しかもその減算結果を効率良
く利用してシフタを制御し、浮動小数点データの高速仮
数部桁合わせを実現することができ、その実用的効果は
大きい。
第１図は本発明における一実施例の浮動小数点仮数部桁
合わせ回路の構成図、第２図は浮動小数点データフォー
マットの一例を示す説明図、第３図はシフタ制御部の回
路図、第４図は従来の浮動小数部桁合わせ回路の構成図
である。 12……減算器、13……マルチプレクサ、14,15,16,17…
…シフタ、18……制御回路。
合わせ回路の構成図、第２図は浮動小数点データフォー
マットの一例を示す説明図、第３図はシフタ制御部の回
路図、第４図は従来の浮動小数部桁合わせ回路の構成図
である。 12……減算器、13……マルチプレクサ、14,15,16,17…
…シフタ、18……制御回路。
Claims (1)
- 【請求項１】ｎビットの指数部、及び仮数部から構成さ
れる第1,第２の浮動小数点データで、前記第１の浮動小
数点データの指数部から前記第２の浮動小数点データの
指数部を減算しその差を２の補数体系で求める減算器
と、前記第1,第２の浮動小数点データの仮数部を入力と
し前記減算器出力の最上位ビットが“0"の時には前記第
２の浮動小数点データの仮数部を、“1"の時には前記第
１の浮動小数点データの仮数部を出力するマルチプレク
サと、前記マルチプレクサ出力に接続され前記減算器出
力の最上位ビットが“1"の時右１ビットシフトを行なう
右１ビットシフタと、前記右１ビットシフタに従属接続
され、それぞれ右2kビットシフト｛ｋ＝０〜（ｎ−
１）｝を行なうｎ段の右2kビットシフタと、前記減算器
出力の最上位ビットが“0"の時には、2kの重みを持つ前
記減算器出力ビットを前記右2kビットシフタの制御入力
とし、前記減算器出力の最上位ビットが“1"の時には2k
の重みを持つ前記減算器出力ビットを反転して前記右2k
ビットシフタの制御入力とする制御部とを備えたことを
特徴とする浮動小数点仮数部桁合わせ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265999A JPH0799496B2 (ja) | 1986-11-07 | 1986-11-07 | 浮動小数点仮数部桁合わせ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265999A JPH0799496B2 (ja) | 1986-11-07 | 1986-11-07 | 浮動小数点仮数部桁合わせ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63118933A JPS63118933A (ja) | 1988-05-23 |
| JPH0799496B2 true JPH0799496B2 (ja) | 1995-10-25 |
Family
ID=17424959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265999A Expired - Fee Related JPH0799496B2 (ja) | 1986-11-07 | 1986-11-07 | 浮動小数点仮数部桁合わせ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799496B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI116473B (fi) * | 2004-07-16 | 2005-11-30 | Wetend Technologies Oy | Menetelmä ja laitteisto kemikaalien syöttämiseksi prosessinestevirtaan |
-
1986
- 1986-11-07 JP JP61265999A patent/JPH0799496B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63118933A (ja) | 1988-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |