JPH079972B2 - 半導体装置 - Google Patents

半導体装置

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JPH079972B2
JPH079972B2 JP59252573A JP25257384A JPH079972B2 JP H079972 B2 JPH079972 B2 JP H079972B2 JP 59252573 A JP59252573 A JP 59252573A JP 25257384 A JP25257384 A JP 25257384A JP H079972 B2 JPH079972 B2 JP H079972B2
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JP
Japan
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effect transistor
impurity diffusion
diffusion region
conductor layer
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JP59252573A
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泰貴 中崎
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Seiko Epson Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、その改良に関する。特に
本発明は、Si基板上のMOSFET上に更に、多結晶Si又はそ
の甫結晶膜によるMOSFETを集積した半導体装置の改良に
関する。
〔従来の技術〕
本発明の関する素子構造の１部断面を第１図及び第２図
に示す。
101はSi基板で104のソース・ドレイン,103のゲートで通
常のMOSFETを示し、107,108で多結晶SiによるFETを示
す。107はソース・ドレインで108が伝導領域である。こ
の例では、ゲートを103で共通にしている。共通にしな
い例を第２図に示し、多結晶SiによるFETのゲートは209
である。この時、該集積回路を構成する一要素である配
線材は、第３図，第４図の如く配線される。配線材は30
1,401で示す。この例は、上下のFETのドレインを結線し
た例で、第３図の例の上部から見た平面図を第５図に示
す。
各部は第１図の各部と同一番号で示す。
〔発明が解決しようとする問題点〕
配線材との電気的接触をとるための開孔穴501は、103と
104の両方に配線材を接触させるために、大きくなると
ともに、位置ズレを考慮するための余裕も大きくなる。
本発明はかかる問題点を解決するものである。
〔問題点を解決するための手段〕
本発明は、第１電界効果トランジスタ及び前記第１電界
効果トランジスタの上方に第２電界効果トランジスタを
有する半導体装置において、半導体基板に設けられた前
記第１電界効果トランジスタのソース及びドレイン領域
となる第１不純物拡散領域、前記第１不純物拡散領域の
上方に設けられた前記第１電界効果トランジスタのゲー
ト電極、前記第１不純物拡散領域の上方に設けられた前
記第２電界効果トランジスタのソース及びドレイン領域
となる第２不純物拡散領域を有する第１導電体層、前記
第１不純物拡散領域の上方に設けられ、かつ前記第１導
電体層とは絶縁膜を介して異なる導電体層に設けられた
第２電界効果トランジスタのゲート電極、前記第１導電
体層を貫通する開孔部、前記開孔部内部には、前記第１
導電体層と側面で電気的に接触するように配置された配
線材を有し、前記配線材は、前記第２不純物拡散領域と
前記第１不純物拡散領域とを配線するものであることを
特徴とする。
〔実施例〕 第６図、第７図に実施例を示す。第１図もしくは第２図
に示した素子構造のどちらでも適用することが可能であ
るが、便宜上第１図の素子構造により説明する。
本実施例の構成は以下の通りである。
下部MOSFETは、半導体基板に設けられたソース及びドレ
イン領域となる拡散層602とその上部に設けられたゲー
ト電極603からなる。
更にその上方に設けられた上部MOSFETはソース及びドレ
イン領域となる不純物拡散領域を含む多結晶シリコン層
604と、多結晶シリコン層604とは絶縁膜を介して異なる
層に設けられたゲート電極603とを有する。更に開孔701
を604の多結晶シリコン層を貫通してSi基板の拡散層602
まで開けたものであり、配線材601と多結晶Si604の電気
的接触を、604の開孔側面でとるものである。また第６
図のようにコンタクト孔となる開孔部を多結晶シリコン
604に対して垂直に設けるのではなく、多少斜めになる
ように開孔し、配線材601によって埋め込むことによっ
て、多結晶シリコン604と配線材601との接触面積が増大
し、接触抵抗を低減することもできる。尚、第６図及び
第７図から明らかなように、配線601は、多結晶シリコ
ン層604とSi基板の拡散層602とを配線するものであるこ
とは言うまでもない。
〔発明の効果〕
第５図と第７図を比較すればわかるように、第７図の開
孔は、604上に開孔するに、その大きさは、加工が可能
な限り小さくてもよく、また、その位置ズレに対する余
裕も殆ど必要ない。したがってより高い集積度の半導体
装置を提供できる。
【図面の簡単な説明】
第１図，第２図は本発明の関する素子構造を示す図。 第３図，第４図，第５図は従来例を示す図。 第６図，第７図は本発明の実施例を示す図。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１電界効果トランジスタ及び前記第１電
    界効果トランジスタの上方に第２電界効果トランジスタ
    を有する半導体装置において、半導体基板に設けられた
    前記第１電界効果トランジスタのソース及びドレイン領
    域となる第１不純物拡散領域、前記第１不純物拡散領域
    の上方に設けられた前記第１電界効果トランジスタのゲ
    ート電極、前記第１不純物拡散領域の上方に設けられた
    前記第２電界効果トランジスタのソース及びドレイン領
    域となる第２不純物拡散領域を有する第１導電体層、前
    記第１不純物拡散領域の上方に設けられ、かつ前記第１
    導電体層とは絶縁膜を介して異なる導電体層に設けられ
    た第２電界効果トランジスタのゲート電極、前記第１導
    電体層を貫通する開孔部、前記開孔部内部には、前記第
    １導電体層と側面で電気的に接触するように配置された
    配線材を有し、前記配線材は、前記第２不純物拡散領域
    と前記第１不純物拡散領域とを配線するものであること
    を特徴とする半導体装置。
JP59252573A 1984-11-28 1984-11-28 半導体装置 Expired - Lifetime JPH079972B2 (ja)

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JPS61129852A JPS61129852A (ja) 1986-06-17
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