JPH08102471A - 化合物半導体のリセス形成方法 - Google Patents
化合物半導体のリセス形成方法Info
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- JPH08102471A JPH08102471A JP23622094A JP23622094A JPH08102471A JP H08102471 A JPH08102471 A JP H08102471A JP 23622094 A JP23622094 A JP 23622094A JP 23622094 A JP23622094 A JP 23622094A JP H08102471 A JPH08102471 A JP H08102471A
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Landscapes
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Abstract
(57)【要約】
【構成】 化合物半導体基板２１のリセス形成予定部２
６をリセス深さに応じてプラズマ酸化し、その酸化膜２
７をエッチング除去することを特徴とする化合物半導体
のリセス形成方法。 【効果】 本発明によれば、厚さのコントロール精度の
よいプラズマ酸化膜を化合物半導体基板に形成し、この
酸化膜のみをエッチングすることにより、精度よく均一
に化合物半導体基板がエッチング除去される。またこの
プラズマ酸化膜除去をスパッタまたは蒸着前処理を兼ね
て実施するために工程簡略化になる。
６をリセス深さに応じてプラズマ酸化し、その酸化膜２
７をエッチング除去することを特徴とする化合物半導体
のリセス形成方法。 【効果】 本発明によれば、厚さのコントロール精度の
よいプラズマ酸化膜を化合物半導体基板に形成し、この
酸化膜のみをエッチングすることにより、精度よく均一
に化合物半導体基板がエッチング除去される。またこの
プラズマ酸化膜除去をスパッタまたは蒸着前処理を兼ね
て実施するために工程簡略化になる。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体のリセス
形成方法に関する。
形成方法に関する。
【０００２】
【従来の技術】図２は従来の化合物電界効果トランジス
タの製造方法の工程フローを示す断面図である。これを
用いて従来のリセス形成方法について説明する。尚、図
では一部の酸化シリコン膜形成工程とリソグラフィ工程
および熱処理工程は省略する。III −Ｖ族化合物半導体
基板１（図２ａ）にホトレジスト（図示せず）塗布後、
マスク（図示せず）を用いて露光し、チャンネル層形成
部のホトレジストを除去する。残ったホトレジストをカ
バーとして、選択的にシリコンをイオン注入しチャンネ
ル層２を形成する（図２ｂ）。つぎに、同様にホトレジ
ストを用いて選択的にシリコンをイオン注入しソース３
およびドレイン４を形成する（図２ｃ）。つぎに、ＣＶ
Ｄ法により絶縁膜例えば酸化シリコン膜５を表面に形成
し、ホトレジストを用いて選択的にリセス形成予定部６
の酸化シリコン膜５をドライエッチングにより除去する
（図２ｄ）。このとき、ドライエッチングを用いるのは
エッチング面積が小さく精度を要するためである。つぎ
に、酸化シリコン膜５上のホトレジストを除去するが、
ドライエッチングによりホトレジスト表面が変質し、剥
離液では完全に除去できない。そこで、酸素プラズマに
より少なくとも表面の変質層を除去する必要がある。つ
ぎに、酸化シリコン膜５を除去したリセス形成予定部６
のチャンネル層２を一部薬液でエッチング除去しリセス
７を形成する（図２ｅ）。つぎに、化合物半導体基板１
が裸の部分は、薄い酸化膜が形成されているので、スパ
ッタまたは蒸着直前には酸化膜除去のエッチングをす
る。つぎに、スパッタまたは蒸着とホトレジストを用い
ゲート電極８を形成する（図２ｆ）。つぎに、ホトレジ
ストによりソースの電極形成部９とドレインの電極形成
部１０の酸化シリコン膜５を薬液でエッチング除去する
（図２ｇ）。つぎに、化合物半導体基板１が裸の部分
は、空気中への放置により薄い酸化膜が形成されている
ので、スパッタまたは蒸着直前には酸化膜除去のエッチ
ングをする。つぎに、スパッタまたは蒸着とホトレジス
トにより、ソース電極１１、ドレイン電極１２を形成す
る（図２ｈ）。以上の工程で電界効果トランジスタは完
成する。
タの製造方法の工程フローを示す断面図である。これを
用いて従来のリセス形成方法について説明する。尚、図
では一部の酸化シリコン膜形成工程とリソグラフィ工程
および熱処理工程は省略する。III −Ｖ族化合物半導体
基板１（図２ａ）にホトレジスト（図示せず）塗布後、
マスク（図示せず）を用いて露光し、チャンネル層形成
部のホトレジストを除去する。残ったホトレジストをカ
バーとして、選択的にシリコンをイオン注入しチャンネ
ル層２を形成する（図２ｂ）。つぎに、同様にホトレジ
ストを用いて選択的にシリコンをイオン注入しソース３
およびドレイン４を形成する（図２ｃ）。つぎに、ＣＶ
Ｄ法により絶縁膜例えば酸化シリコン膜５を表面に形成
し、ホトレジストを用いて選択的にリセス形成予定部６
の酸化シリコン膜５をドライエッチングにより除去する
（図２ｄ）。このとき、ドライエッチングを用いるのは
エッチング面積が小さく精度を要するためである。つぎ
に、酸化シリコン膜５上のホトレジストを除去するが、
ドライエッチングによりホトレジスト表面が変質し、剥
離液では完全に除去できない。そこで、酸素プラズマに
より少なくとも表面の変質層を除去する必要がある。つ
ぎに、酸化シリコン膜５を除去したリセス形成予定部６
のチャンネル層２を一部薬液でエッチング除去しリセス
７を形成する（図２ｅ）。つぎに、化合物半導体基板１
が裸の部分は、薄い酸化膜が形成されているので、スパ
ッタまたは蒸着直前には酸化膜除去のエッチングをす
る。つぎに、スパッタまたは蒸着とホトレジストを用い
ゲート電極８を形成する（図２ｆ）。つぎに、ホトレジ
ストによりソースの電極形成部９とドレインの電極形成
部１０の酸化シリコン膜５を薬液でエッチング除去する
（図２ｇ）。つぎに、化合物半導体基板１が裸の部分
は、空気中への放置により薄い酸化膜が形成されている
ので、スパッタまたは蒸着直前には酸化膜除去のエッチ
ングをする。つぎに、スパッタまたは蒸着とホトレジス
トにより、ソース電極１１、ドレイン電極１２を形成す
る（図２ｈ）。以上の工程で電界効果トランジスタは完
成する。
【０００３】
【発明が解決しようとする課題】上記の化合物半導体の
電界効果トランジスタの製造方法のリセス形成方法は、
例えばＧａＡｓのエッチングにはＧａＡｓを酸化し、つ
づいてその酸化物をエッチングすることを繰り返す薬
液、例えば硫酸と過酸化水素水の混合液を用いていた。
したがってエッチング時間を予備実験から得られたエッ
チングスピードと所要エッチング深さから決めていた。
しかし、薬液の量とエッチングする量の比率のバラツキ
による温度の変化、エッチング部の形状および大きさ、
攪拌のバラツキ等により、エッチングサイクル間、ウェ
ーハ間、ウェーハ内でエッチング深さにバラツキがあっ
たり、所定深さと大きく異なってエッチングされること
があった。また、工程が長く簡略化が求められていた。
電界効果トランジスタの製造方法のリセス形成方法は、
例えばＧａＡｓのエッチングにはＧａＡｓを酸化し、つ
づいてその酸化物をエッチングすることを繰り返す薬
液、例えば硫酸と過酸化水素水の混合液を用いていた。
したがってエッチング時間を予備実験から得られたエッ
チングスピードと所要エッチング深さから決めていた。
しかし、薬液の量とエッチングする量の比率のバラツキ
による温度の変化、エッチング部の形状および大きさ、
攪拌のバラツキ等により、エッチングサイクル間、ウェ
ーハ間、ウェーハ内でエッチング深さにバラツキがあっ
たり、所定深さと大きく異なってエッチングされること
があった。また、工程が長く簡略化が求められていた。
【０００４】
【課題を解決するための手段】本発明は上記課題を解決
するために提案されたもので、リセス形成予定部をリセ
ス深さに応じてプラズマ酸化し、その酸化膜をエッチン
グ除去することを特徴とする化合物半導体のリセス形成
方法を提供する。
するために提案されたもので、リセス形成予定部をリセ
ス深さに応じてプラズマ酸化し、その酸化膜をエッチン
グ除去することを特徴とする化合物半導体のリセス形成
方法を提供する。
【０００５】特に、その酸化膜を蒸着前処理で除去する
ことを特徴とする化合物半導体のリセス形成方法を提供
する。また、化合物半導体に形成した絶縁膜のリセス形
成予定部をフォトレジストをマスクにドライエッチング
する工程と、酸素プラズマによりリセス形成予定部をリ
セス深さに応じてプラズマ酸化する工程と、その酸化膜
をエッチング除去する工程とを特徴とする化合物半導体
のリセス形成方法を提供する。特に、前記酸化膜をエッ
チング除去する工程が、電極のスパッタまたは蒸着前処
理工程である化合物半導体のリセス形成方法を提供す
る。
ことを特徴とする化合物半導体のリセス形成方法を提供
する。また、化合物半導体に形成した絶縁膜のリセス形
成予定部をフォトレジストをマスクにドライエッチング
する工程と、酸素プラズマによりリセス形成予定部をリ
セス深さに応じてプラズマ酸化する工程と、その酸化膜
をエッチング除去する工程とを特徴とする化合物半導体
のリセス形成方法を提供する。特に、前記酸化膜をエッ
チング除去する工程が、電極のスパッタまたは蒸着前処
理工程である化合物半導体のリセス形成方法を提供す
る。
【０００６】
【作用】本発明によれば、リセス形成はリセス形成予定
部に形成されたプラズマ酸化物のみをエッチングするた
めに、形成精度のよい酸化膜の厚さによってエッチング
深さが決まる。したがって、エッチングサイクル間、ウ
ェーハ間、ウェーハ内でエッチング深さのバラツキが小
さく、所定のエッチング深さが正確に得られる。また、
リセス形成がスパッタまたは蒸着前処理として行なえる
ので、リセス形成の基板エッチング工程が省略できる。
部に形成されたプラズマ酸化物のみをエッチングするた
めに、形成精度のよい酸化膜の厚さによってエッチング
深さが決まる。したがって、エッチングサイクル間、ウ
ェーハ間、ウェーハ内でエッチング深さのバラツキが小
さく、所定のエッチング深さが正確に得られる。また、
リセス形成がスパッタまたは蒸着前処理として行なえる
ので、リセス形成の基板エッチング工程が省略できる。
【０００７】
【実施例】図１は本発明のリセス形成方法を適用した化
合物電界効果トランジスタの製造方法の工程フロー順に
示すトランジスタの断面図である。これを用いて本発明
のリセス形成方法について説明する。尚、図では一部の
絶縁膜形成工程とリソグラフィ工程および熱処理工程は
省略する。
合物電界効果トランジスタの製造方法の工程フロー順に
示すトランジスタの断面図である。これを用いて本発明
のリセス形成方法について説明する。尚、図では一部の
絶縁膜形成工程とリソグラフィ工程および熱処理工程は
省略する。
【０００８】III −Ｖ族化合物半導体基板２１（図１
ａ）にホトレジスト（図示せず）塗布後、マスク（図示
せず）を用いて露光し、チャンネル層形成部のホトレジ
ストを除去する。残ったホトレジストをカバーとして、
選択的にシリコンをイオン注入しチャンネル層２２を形
成する（図１ｂ）。つぎに、同様にホトレジストを用い
て選択的にシリコンをイオン注入しソース２３およびド
レイン２４を形成する（図１ｃ）。つぎに、ＣＶＤ法に
より絶縁膜たとえば酸化シリコン膜２５を表面に形成
し、ホトレジストを用いて選択的にリセス形成予定部２
６の酸化シリコン膜２５をドライエッチングにより除去
する。このとき、ドライエッチングを用いるのはエッチ
ング面積が小さく精度を要するためである。つぎに、酸
化シリコン膜上のホトレジストを除去するが、ドライエ
ッチングによりホトレジスト表面が変質し、剥離液では
完全に除去できない。そこで、酸素プラズマにより少な
くとも表面の変質層を除去する必要がある。このとき、
酸化シリコン膜２５を除いたリセス形成予定部２６の化
合物半導体基板２１は酸化しプラズマ酸化膜２７が形成
される（図１ｄ）。このプラズマ酸化膜２７をリセス２
８の深さに相当する分化合物半導体基板２１を酸化す
る。このために、酸素プラズマの強さと時間を調整す
る。このときの酸素プラズマで完全にホトレジストが除
去できない場合は剥離液で除去する。引き続きプラズマ
酸化膜２７をエッチングする。このエッチングはゲート
電極形成の前処理として行う。つぎに、スパッタまたは
蒸着とホトレジストでゲート電極２９を形成する。つぎ
に、ホトレジストを用いソース電極形成部３０とドレイ
ン電極形成部３１の酸化シリコン膜２５を薬液でエッチ
ング除去する（図１ｆ）。つぎに、化合物半導体基板１
が裸の部分は、空気中への放置により薄い酸化膜が形成
されているので、スパッタまたは蒸着直前には酸化膜除
去のエッチングをする。つぎに、スパッタまたは蒸着と
ホトレジストにより、ソース電極３２、ドレイン電極３
３を形成する（図１ｆ）。一回のプラズマ酸化膜除去で
所定の深さのリセス２８が得られない場合は、プラズマ
酸化、エッチング工程を繰り返してもよい。ただし、こ
のときリセス形成部２６以外は酸化シリコン膜２５を形
成しておく必要がある。以上の工程で電界効果トランジ
スタは完成する。本方法にによれば、リセス形成のエッ
チングが不要であり、電極形成のスパッタまたは蒸着前
処理工程と兼ねることができ工程の簡略化になる。
ａ）にホトレジスト（図示せず）塗布後、マスク（図示
せず）を用いて露光し、チャンネル層形成部のホトレジ
ストを除去する。残ったホトレジストをカバーとして、
選択的にシリコンをイオン注入しチャンネル層２２を形
成する（図１ｂ）。つぎに、同様にホトレジストを用い
て選択的にシリコンをイオン注入しソース２３およびド
レイン２４を形成する（図１ｃ）。つぎに、ＣＶＤ法に
より絶縁膜たとえば酸化シリコン膜２５を表面に形成
し、ホトレジストを用いて選択的にリセス形成予定部２
６の酸化シリコン膜２５をドライエッチングにより除去
する。このとき、ドライエッチングを用いるのはエッチ
ング面積が小さく精度を要するためである。つぎに、酸
化シリコン膜上のホトレジストを除去するが、ドライエ
ッチングによりホトレジスト表面が変質し、剥離液では
完全に除去できない。そこで、酸素プラズマにより少な
くとも表面の変質層を除去する必要がある。このとき、
酸化シリコン膜２５を除いたリセス形成予定部２６の化
合物半導体基板２１は酸化しプラズマ酸化膜２７が形成
される（図１ｄ）。このプラズマ酸化膜２７をリセス２
８の深さに相当する分化合物半導体基板２１を酸化す
る。このために、酸素プラズマの強さと時間を調整す
る。このときの酸素プラズマで完全にホトレジストが除
去できない場合は剥離液で除去する。引き続きプラズマ
酸化膜２７をエッチングする。このエッチングはゲート
電極形成の前処理として行う。つぎに、スパッタまたは
蒸着とホトレジストでゲート電極２９を形成する。つぎ
に、ホトレジストを用いソース電極形成部３０とドレイ
ン電極形成部３１の酸化シリコン膜２５を薬液でエッチ
ング除去する（図１ｆ）。つぎに、化合物半導体基板１
が裸の部分は、空気中への放置により薄い酸化膜が形成
されているので、スパッタまたは蒸着直前には酸化膜除
去のエッチングをする。つぎに、スパッタまたは蒸着と
ホトレジストにより、ソース電極３２、ドレイン電極３
３を形成する（図１ｆ）。一回のプラズマ酸化膜除去で
所定の深さのリセス２８が得られない場合は、プラズマ
酸化、エッチング工程を繰り返してもよい。ただし、こ
のときリセス形成部２６以外は酸化シリコン膜２５を形
成しておく必要がある。以上の工程で電界効果トランジ
スタは完成する。本方法にによれば、リセス形成のエッ
チングが不要であり、電極形成のスパッタまたは蒸着前
処理工程と兼ねることができ工程の簡略化になる。
【０００９】
【発明の効果】本発明によれば、厚さの形成精度のよい
プラズマ酸化膜を化合物半導体基板に形成し、この酸化
膜のみをエッチングすることにより、精度よく均一に化
合物半導体基板がエッチング除去される。またこのプラ
ズマ酸化膜除去をスパッタまたは蒸着前処理を兼ねて実
施するために工程簡略化になる。
プラズマ酸化膜を化合物半導体基板に形成し、この酸化
膜のみをエッチングすることにより、精度よく均一に化
合物半導体基板がエッチング除去される。またこのプラ
ズマ酸化膜除去をスパッタまたは蒸着前処理を兼ねて実
施するために工程簡略化になる。
【図１】 本発明のリセス形成方法を適用した電界効果
トランジスタの製造フロー毎の断面図
トランジスタの製造フロー毎の断面図
【図２】 従来の電界効果トランジスタの製造フロー毎
の断面図
の断面図
２１ 化合物半導体基板 ２６ リセス形成予定部 ２７ プラズマ酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ
Claims (4)
- 【請求項１】リセス形成予定部をリセス深さに応じてプ
ラズマ酸化し、その酸化膜をエッチング除去することを
特徴とする化合物半導体のリセス形成方法。 - 【請求項２】リセス形成予定部をリセス深さに応じてプ
ラズマ酸化し、その酸化膜を蒸着前処理で除去すること
を特徴とする化合物半導体のリセス形成方法。 - 【請求項３】化合物半導体に形成した絶縁膜のリセス形
成予定部をフォトレジストをマスクにドライエッチング
する工程と、酸素プラズマによりリセス形成予定部をリ
セス深さに応じてプラズマ酸化する工程と、その酸化膜
をエッチング除去する工程とを特徴とする化合物半導体
のリセス形成方法。 - 【請求項４】前記酸化膜をエッチング除去する工程が、
電極の蒸着前処理工程である請求項３に記載の化合物半
導体のリセス形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23622094A JPH08102471A (ja) | 1994-09-30 | 1994-09-30 | 化合物半導体のリセス形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23622094A JPH08102471A (ja) | 1994-09-30 | 1994-09-30 | 化合物半導体のリセス形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102471A true JPH08102471A (ja) | 1996-04-16 |
Family
ID=16997567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23622094A Pending JPH08102471A (ja) | 1994-09-30 | 1994-09-30 | 化合物半導体のリセス形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102471A (ja) |
-
1994
- 1994-09-30 JP JP23622094A patent/JPH08102471A/ja active Pending
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