JPH08102496A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08102496A JPH08102496A JP6237479A JP23747994A JPH08102496A JP H08102496 A JPH08102496 A JP H08102496A JP 6237479 A JP6237479 A JP 6237479A JP 23747994 A JP23747994 A JP 23747994A JP H08102496 A JPH08102496 A JP H08102496A
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- oxide film
- mos transistor
- gate oxide
- voltage mos
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 通常耐圧ＭＯＳトランジスタと高耐圧ＭＯＳ
トランジスタとを同一基板上に混載した半導体装置にお
いて、製造工程の削減を図るととともに、高耐圧ＭＯト
ランジスタのオン抵抗を低減する。 【構成】 薄いゲート酸化膜２４上に通常耐圧ＭＯＳト
ランジスタのゲート電極２６Ｂを、厚いゲート酸化膜２
２上に高耐圧ＭＯＳトランジスタのゲート電極２６Ａを
形成し、それらのゲート電極２６Ａ，２６Ｂをマスクと
してゲート酸化膜２４，２５を略３００Å以下となるま
でドライエッチングし、その後、上記厚いゲート酸化膜
２２を薄膜化した領域に、高耐圧ＭＯＳトランジスタの
高濃度のソース・ドレイン層３２，３３とを形成すると
ともに、高耐圧ＭＯＳトランジスタの高濃度のドレイン
層３３については、ゲート電極２６Ａからオフセットさ
れた位置に形成する。
トランジスタとを同一基板上に混載した半導体装置にお
いて、製造工程の削減を図るととともに、高耐圧ＭＯト
ランジスタのオン抵抗を低減する。 【構成】 薄いゲート酸化膜２４上に通常耐圧ＭＯＳト
ランジスタのゲート電極２６Ｂを、厚いゲート酸化膜２
２上に高耐圧ＭＯＳトランジスタのゲート電極２６Ａを
形成し、それらのゲート電極２６Ａ，２６Ｂをマスクと
してゲート酸化膜２４，２５を略３００Å以下となるま
でドライエッチングし、その後、上記厚いゲート酸化膜
２２を薄膜化した領域に、高耐圧ＭＯＳトランジスタの
高濃度のソース・ドレイン層３２，３３とを形成すると
ともに、高耐圧ＭＯＳトランジスタの高濃度のドレイン
層３３については、ゲート電極２６Ａからオフセットさ
れた位置に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えば高耐圧ＭＯＳトランジスタ
と通常耐圧ＭＯＳトランジスタとが同一基板上に混載さ
れた半導体装置の製造方法に関する。
に関し、さらに詳しく言えば高耐圧ＭＯＳトランジスタ
と通常耐圧ＭＯＳトランジスタとが同一基板上に混載さ
れた半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＣＤドライバーＩＣにおいては、高耐
圧ＭＯＳトランジスタと通常耐圧ＭＯＳトランジスタと
を同一基板上に形成し、ドライバー回路等の高電源（４
０Ｖ程度）が供給される回路については高耐圧ＭＯＳト
ランジスタで構成し、シフトレジスタ等の低電源（３Ｖ
程度）が供給される回路については通常耐圧ＭＯＳトラ
ンジスタで構成するということが一般に行われている。
圧ＭＯＳトランジスタと通常耐圧ＭＯＳトランジスタと
を同一基板上に形成し、ドライバー回路等の高電源（４
０Ｖ程度）が供給される回路については高耐圧ＭＯＳト
ランジスタで構成し、シフトレジスタ等の低電源（３Ｖ
程度）が供給される回路については通常耐圧ＭＯＳトラ
ンジスタで構成するということが一般に行われている。
【０００３】しかし、上記２種類のＭＯＳトランジスタ
のゲート酸化膜厚が異なるために、ソース・ドレイン層
の形成にあたって、通常耐圧ＭＯＳトランジスタと高耐
圧ＭＯＳトランジスタのそれぞれについて別々のイオン
種（リンおよびヒ素）を用いる必要があり、ソース・ド
レイン層形成用のイオン注入工程を共通化することがで
きなかった。
のゲート酸化膜厚が異なるために、ソース・ドレイン層
の形成にあたって、通常耐圧ＭＯＳトランジスタと高耐
圧ＭＯＳトランジスタのそれぞれについて別々のイオン
種（リンおよびヒ素）を用いる必要があり、ソース・ド
レイン層形成用のイオン注入工程を共通化することがで
きなかった。
【０００４】そこで、本願出願人は、従来別々に行って
いたソース・ドレイン層形成用のイオン注入工程を共通
化し、製造工程を大幅に削減した半導体装置の製造方法
に係る発明について特許出願をした（特願平６−２０２
２８４号）。以下で、かかる半導体装置の製造方法を図
７乃至図１２を参照しながら説明する。
いたソース・ドレイン層形成用のイオン注入工程を共通
化し、製造工程を大幅に削減した半導体装置の製造方法
に係る発明について特許出願をした（特願平６−２０２
２８４号）。以下で、かかる半導体装置の製造方法を図
７乃至図１２を参照しながら説明する。
【０００５】図７において、Ｐ型Ｓｉ基板１上に選択酸
化法によりＬＯＣＯＳ酸化膜２を形成し、ＬＯＣＯＳ酸
化膜２を除く領域に、１０００Å程度の厚いゲート酸化
膜３を熱酸化により形成する。次に、図８において、通
常耐圧ＭＯＳトランジスタ形成領域の厚いゲート酸化膜
３と高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン形成領域上の厚いゲート酸化膜３をエッチング除去
する。そして、図９において再度熱酸化を行い、通常耐
圧ＭＯＳトランジスタ形成領域上に３００Å程度の薄い
ゲート酸化膜４Ａを形成するとともに、高耐圧ＭＯＳト
ランジスタの高濃度のソース・ドレイン形成領域上に薄
い酸化膜４Ｂを形成する。この薄い酸化膜４Ｂは、上記
薄いゲート酸化膜４Ａと同一工程で形成しているので、
同一の膜厚（３００Å程度）を有する。
化法によりＬＯＣＯＳ酸化膜２を形成し、ＬＯＣＯＳ酸
化膜２を除く領域に、１０００Å程度の厚いゲート酸化
膜３を熱酸化により形成する。次に、図８において、通
常耐圧ＭＯＳトランジスタ形成領域の厚いゲート酸化膜
３と高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン形成領域上の厚いゲート酸化膜３をエッチング除去
する。そして、図９において再度熱酸化を行い、通常耐
圧ＭＯＳトランジスタ形成領域上に３００Å程度の薄い
ゲート酸化膜４Ａを形成するとともに、高耐圧ＭＯＳト
ランジスタの高濃度のソース・ドレイン形成領域上に薄
い酸化膜４Ｂを形成する。この薄い酸化膜４Ｂは、上記
薄いゲート酸化膜４Ａと同一工程で形成しているので、
同一の膜厚（３００Å程度）を有する。
【０００６】次に、図１０において、厚いゲート酸化膜
３および薄いゲート酸化膜４Ａ上にポリシリコン等から
なるゲート電極５Ａ，５Ｂを形成する。このとき、マス
クずれによりゲート電極５Ａが厚いゲート酸化膜３から
はみ出し、薄い酸化膜４Ｂ上に延在すると、ゲート耐圧
が劣化してしまう。そこで、ゲート電極５Ａは、厚いゲ
ート酸化膜３の端から一定の距離Ｌ（１ミクロン程度）
を離して、形成している。
３および薄いゲート酸化膜４Ａ上にポリシリコン等から
なるゲート電極５Ａ，５Ｂを形成する。このとき、マス
クずれによりゲート電極５Ａが厚いゲート酸化膜３から
はみ出し、薄い酸化膜４Ｂ上に延在すると、ゲート耐圧
が劣化してしまう。そこで、ゲート電極５Ａは、厚いゲ
ート酸化膜３の端から一定の距離Ｌ（１ミクロン程度）
を離して、形成している。
【０００７】そして、通常耐圧ＭＯＳトランジスタ形成
領域上をレジスト膜６で被覆し、31Ｐ+イオンを例え
ば、５Ｅ１２／ｃｍ2，１００ＫｅＶの条件でイオン注
入し、所定の熱拡散を行い、ｎ-型のソース層７とドレ
イン層８を形成する。次いで、図１１において、通常耐
圧ＭＯＳトランジスタ形成領域及び高耐圧ＭＯＳトラン
ジスタの高濃度のソース・ドレイン形成領域に開口を有
するレジスト膜９を形成し、その開口から75Ａｓ+イオ
ンを例えば５Ｅ１５／ｃｍ2，８０ＫｅＶの条件でイオ
ン注入し、通常耐圧ＭＯＳトランジスタのｎ+型のソー
ス層１０、ドレイン層１１と、高耐圧ＭＯＳトランジス
タの高濃度のソース層１２、ドレイン層１３を同時に形
成する。本工程では、高耐圧ＭＯＳトランジスタの高濃
度のソース・ドレイン形成領域上には薄い酸化膜４Ｂが
形成されているので、ソース・ドレイン層１０，１１を
浅く形成するためにイオンの飛程（Ｒｐ）を小さくして
も、イオンが酸化膜２４を通過することができる。 こ
れにより、従来別々に行っていた高濃度のソース・ドレ
イン層形成用のイオン注入工程を共通化することができ
る。
領域上をレジスト膜６で被覆し、31Ｐ+イオンを例え
ば、５Ｅ１２／ｃｍ2，１００ＫｅＶの条件でイオン注
入し、所定の熱拡散を行い、ｎ-型のソース層７とドレ
イン層８を形成する。次いで、図１１において、通常耐
圧ＭＯＳトランジスタ形成領域及び高耐圧ＭＯＳトラン
ジスタの高濃度のソース・ドレイン形成領域に開口を有
するレジスト膜９を形成し、その開口から75Ａｓ+イオ
ンを例えば５Ｅ１５／ｃｍ2，８０ＫｅＶの条件でイオ
ン注入し、通常耐圧ＭＯＳトランジスタのｎ+型のソー
ス層１０、ドレイン層１１と、高耐圧ＭＯＳトランジス
タの高濃度のソース層１２、ドレイン層１３を同時に形
成する。本工程では、高耐圧ＭＯＳトランジスタの高濃
度のソース・ドレイン形成領域上には薄い酸化膜４Ｂが
形成されているので、ソース・ドレイン層１０，１１を
浅く形成するためにイオンの飛程（Ｒｐ）を小さくして
も、イオンが酸化膜２４を通過することができる。 こ
れにより、従来別々に行っていた高濃度のソース・ドレ
イン層形成用のイオン注入工程を共通化することができ
る。
【０００８】次に、図１２において、全面にＢＰＳＧ膜
等の層間絶縁膜１４を形成し、ｎ+型のソース・ドレイ
ン層１０，１１，１２，１３とコンタクトするＡｌ電極
層１５を形成する。これにより、通常耐圧ＭＯＳトラン
ジスタ（図において、左側のもの）と高耐圧ＭＯＳトラ
ンジスタ（図において、右側のもの）が完成する。この
ように、本実施例によれば、通常耐圧ＭＯＳトランジス
タの薄いゲート酸化膜４Ａと高耐圧ＭＯＳトランジスタ
の高濃度のソース・ドレイン層の形成領域上の酸化膜４
Ｂとを同一の酸化工程で形成しているので、通常耐圧Ｍ
ＯＳトランジスタのソースドレイン層１０，１１を浅く
形成するためにイオン種として75Ａｓ+イオンを採用し
その飛程（Ｒｐ）を小さくしても、イオンが薄い酸化膜
４４を通過することができる。 これにより、従来別々
に行っていた高濃度のソース・ドレイン層形成用のイオ
ン注入工程を共通化することができる。
等の層間絶縁膜１４を形成し、ｎ+型のソース・ドレイ
ン層１０，１１，１２，１３とコンタクトするＡｌ電極
層１５を形成する。これにより、通常耐圧ＭＯＳトラン
ジスタ（図において、左側のもの）と高耐圧ＭＯＳトラ
ンジスタ（図において、右側のもの）が完成する。この
ように、本実施例によれば、通常耐圧ＭＯＳトランジス
タの薄いゲート酸化膜４Ａと高耐圧ＭＯＳトランジスタ
の高濃度のソース・ドレイン層の形成領域上の酸化膜４
Ｂとを同一の酸化工程で形成しているので、通常耐圧Ｍ
ＯＳトランジスタのソースドレイン層１０，１１を浅く
形成するためにイオン種として75Ａｓ+イオンを採用し
その飛程（Ｒｐ）を小さくしても、イオンが薄い酸化膜
４４を通過することができる。 これにより、従来別々
に行っていた高濃度のソース・ドレイン層形成用のイオ
ン注入工程を共通化することができる。
【０００９】
【発明が解決しようとする課題】ところで、一般に高耐
圧ＭＯＳトランジスタのソースを接地して使用する場合
には、ソースには高電圧がかかることがないので、本
来、低濃度のソース層７は設ける必要性はない。すなわ
ち、ドレイン側にのみ低濃度のドレイン層８を設ければ
足りる。
圧ＭＯＳトランジスタのソースを接地して使用する場合
には、ソースには高電圧がかかることがないので、本
来、低濃度のソース層７は設ける必要性はない。すなわ
ち、ドレイン側にのみ低濃度のドレイン層８を設ければ
足りる。
【００１０】しかしながら、上記の製造方法では、図１
０に示すように、ゲート耐圧を確保するために、ゲート
電極５Ａを厚いゲート酸化膜３の端から一定の距離Ｌ
（１ミクロン程度）離して形成する必要があった。しか
も、高濃度のソース層１２を形成する際には、75Ａｓ+
イオンを使用しているので、該イオンは上記厚いゲート
酸化膜３を通過することができない。このため、本来不
必要な低濃度のソース層７を形成しなければならず、ソ
ース側にもゲート・オフセット領域Ｆが形成されること
となり、その分トランジスタのオン抵抗が高くなるとい
う問題があった。
０に示すように、ゲート耐圧を確保するために、ゲート
電極５Ａを厚いゲート酸化膜３の端から一定の距離Ｌ
（１ミクロン程度）離して形成する必要があった。しか
も、高濃度のソース層１２を形成する際には、75Ａｓ+
イオンを使用しているので、該イオンは上記厚いゲート
酸化膜３を通過することができない。このため、本来不
必要な低濃度のソース層７を形成しなければならず、ソ
ース側にもゲート・オフセット領域Ｆが形成されること
となり、その分トランジスタのオン抵抗が高くなるとい
う問題があった。
【００１１】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、図３に示すように、薄いゲート酸化膜
２４上に通常耐圧ＭＯＳトランジスタのゲート電極２６
Ｂを、厚いゲート酸化膜２２上に高耐圧ＭＯＳトランジ
スタのゲート電極２６Ａを形成し、それらのゲート電極
２６Ａ，２６Ｂをマスクとしてゲート酸化膜２４，２５
を略３００Å以下となるまでドライエッチングし、その
後、図４に示すように、ゲート電極２６Ａの片側に31Ｐ
+イオンをイオン注入することにより、低濃度のドレイ
ン層２８を形成し、次いで、図５に示すように、75Ａｓ
+イオンをイオン注入することにより、通常耐圧ＭＯＳ
トランジスタ高濃度のソース・ドレイン層３０，３１
と、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン層３２，３３とを形成するとともに、前記高耐圧Ｍ
ＯＳトランジスタの高濃度のドレイン層３３について
は、ゲート電極２６Ａからオフセットされた位置に形成
した。
解決するために、図３に示すように、薄いゲート酸化膜
２４上に通常耐圧ＭＯＳトランジスタのゲート電極２６
Ｂを、厚いゲート酸化膜２２上に高耐圧ＭＯＳトランジ
スタのゲート電極２６Ａを形成し、それらのゲート電極
２６Ａ，２６Ｂをマスクとしてゲート酸化膜２４，２５
を略３００Å以下となるまでドライエッチングし、その
後、図４に示すように、ゲート電極２６Ａの片側に31Ｐ
+イオンをイオン注入することにより、低濃度のドレイ
ン層２８を形成し、次いで、図５に示すように、75Ａｓ
+イオンをイオン注入することにより、通常耐圧ＭＯＳ
トランジスタ高濃度のソース・ドレイン層３０，３１
と、高耐圧ＭＯＳトランジスタの高濃度のソース・ドレ
イン層３２，３３とを形成するとともに、前記高耐圧Ｍ
ＯＳトランジスタの高濃度のドレイン層３３について
は、ゲート電極２６Ａからオフセットされた位置に形成
した。
【００１２】
【作用】本発明によれば、高濃度ソース・ドレイン層を
形成するゲート酸化膜の薄膜化領域を高耐圧ＭＯＳトラ
ンジスタのゲート電極２６Ａに対して自己整合的に形成
しているので、ソース側のゲート・オフセット領域Ｆを
不要にできる。これにより、従来に比してトランジスタ
のオン抵抗を低くできるとともに、トランジスタのパタ
ーンサイズを小さくできる。
形成するゲート酸化膜の薄膜化領域を高耐圧ＭＯＳトラ
ンジスタのゲート電極２６Ａに対して自己整合的に形成
しているので、ソース側のゲート・オフセット領域Ｆを
不要にできる。これにより、従来に比してトランジスタ
のオン抵抗を低くできるとともに、トランジスタのパタ
ーンサイズを小さくできる。
【００１３】
【実施例】次に、本発明の一実施例に係る半導体装置の
製造方法を図１乃至図６を参照しながら説明する。図１
において、Ｐ型Ｓｉ基板２１上に選択酸化法によりＬＯ
ＣＯＳ酸化膜２２を形成し、ＬＯＣＯＳ酸化膜２２を除
く領域に、１０００Å程度の厚いゲート酸化膜２３を熱
酸化により形成する。
製造方法を図１乃至図６を参照しながら説明する。図１
において、Ｐ型Ｓｉ基板２１上に選択酸化法によりＬＯ
ＣＯＳ酸化膜２２を形成し、ＬＯＣＯＳ酸化膜２２を除
く領域に、１０００Å程度の厚いゲート酸化膜２３を熱
酸化により形成する。
【００１４】次に、図２において、通常耐圧ＭＯＳトラ
ンジスタ形成領域の厚いゲート酸化膜２１をエッチング
して除去する。再度熱酸化を行い、通常耐圧ＭＯＳトラ
ンジスタ形成領域上に３００Å程度の薄いゲート酸化膜
２４を形成する。次に、図３において、リンドープ・ポ
リシリコン等のゲート電極材料を前記基板２１の一面に
被着し、フォトレジスト２５をマスクとして、該ゲート
電極材料をドライエッチングすることにより、ゲート電
極２６Ａ，２６Ｂを形成し、続いて前記フォトレジスト
２５およびゲート電極２６Ａ，２６Ｂをマスクとして、
前記厚いゲート酸化膜２２をその膜厚が略３００Å以下
となるまでドライエッチングし、高濃度のソース・ドレ
イン層を形成すべき薄膜化領域を形成する。
ンジスタ形成領域の厚いゲート酸化膜２１をエッチング
して除去する。再度熱酸化を行い、通常耐圧ＭＯＳトラ
ンジスタ形成領域上に３００Å程度の薄いゲート酸化膜
２４を形成する。次に、図３において、リンドープ・ポ
リシリコン等のゲート電極材料を前記基板２１の一面に
被着し、フォトレジスト２５をマスクとして、該ゲート
電極材料をドライエッチングすることにより、ゲート電
極２６Ａ，２６Ｂを形成し、続いて前記フォトレジスト
２５およびゲート電極２６Ａ，２６Ｂをマスクとして、
前記厚いゲート酸化膜２２をその膜厚が略３００Å以下
となるまでドライエッチングし、高濃度のソース・ドレ
イン層を形成すべき薄膜化領域を形成する。
【００１５】本工程において、ポリシリコンのドライエ
ッチングは、例えば、エッチングガスとして、He、HB
r、Cl2を使用し、圧力４００ｍＴ、ＲＦパワー２００Ｗ
の条件で行う。また、酸化膜のドライエッチングは、エ
ッチングガスとして、CHF3、CH4、Arを使用し、圧力１
３００ｍＴ、ＲＦパワー２５０Ｗの条件で行う。なお、
厚いゲート酸化膜２２をエッチングする際には、フォト
レジスト２５を除去した後に、ゲート電極２６Ａ，２６
Ｂのみをマスクとしてエッチングを行ってもよい。ま
た、厚いゲート酸化膜２２を略３００Å以下となるまで
エッチングすると当然、薄いゲート酸化膜２４は、すべ
て除去される。
ッチングは、例えば、エッチングガスとして、He、HB
r、Cl2を使用し、圧力４００ｍＴ、ＲＦパワー２００Ｗ
の条件で行う。また、酸化膜のドライエッチングは、エ
ッチングガスとして、CHF3、CH4、Arを使用し、圧力１
３００ｍＴ、ＲＦパワー２５０Ｗの条件で行う。なお、
厚いゲート酸化膜２２をエッチングする際には、フォト
レジスト２５を除去した後に、ゲート電極２６Ａ，２６
Ｂのみをマスクとしてエッチングを行ってもよい。ま
た、厚いゲート酸化膜２２を略３００Å以下となるまで
エッチングすると当然、薄いゲート酸化膜２４は、すべ
て除去される。
【００１６】次に、図４に示すように、フォトレジスト
２７をマスクとしてゲート電極２６Ａの片側に31Ｐ+イ
オンを例えば、５Ｅ１２／ｃｍ2，１００ＫｅＶの条件
でイオン注入し、１０００℃程度の非酸化性雰囲気中で
熱拡散を行うことにより、低濃度のドレイン層２８を形
成する。次に、図５に示すように、高耐圧ＭＯＳトラン
ジスタのドレイン側のゲート・オフセット領域を被覆す
るフォトレジスト２９をマスクとして、75Ａｓ+イオン
をイオン注入することにより、通常耐圧ＭＯＳトランジ
スタ高濃度のソース・ドレイン層３０，３１と、高耐圧
ＭＯＳトランジスタの高濃度のソース・ドレイン層３
２，３３とを形成するとともに、前記高耐圧ＭＯＳトラ
ンジスタの高濃度のドレイン層３３については、ゲート
電極２６Ａからオフセットされた位置に形成する。本工
程において、ソース・ドレイン層が形成される領域上の
酸化膜は、上記エッチング工程を施したことにより、略
３００Å以下となっているので、75Ａｓ+イオンであっ
ても、これを十分通過することができる。これにより、
高濃度のソース・ドレイン層３０，３１，３２，３３は
従来と同様１回のイオン注入で形成することができる。
２７をマスクとしてゲート電極２６Ａの片側に31Ｐ+イ
オンを例えば、５Ｅ１２／ｃｍ2，１００ＫｅＶの条件
でイオン注入し、１０００℃程度の非酸化性雰囲気中で
熱拡散を行うことにより、低濃度のドレイン層２８を形
成する。次に、図５に示すように、高耐圧ＭＯＳトラン
ジスタのドレイン側のゲート・オフセット領域を被覆す
るフォトレジスト２９をマスクとして、75Ａｓ+イオン
をイオン注入することにより、通常耐圧ＭＯＳトランジ
スタ高濃度のソース・ドレイン層３０，３１と、高耐圧
ＭＯＳトランジスタの高濃度のソース・ドレイン層３
２，３３とを形成するとともに、前記高耐圧ＭＯＳトラ
ンジスタの高濃度のドレイン層３３については、ゲート
電極２６Ａからオフセットされた位置に形成する。本工
程において、ソース・ドレイン層が形成される領域上の
酸化膜は、上記エッチング工程を施したことにより、略
３００Å以下となっているので、75Ａｓ+イオンであっ
ても、これを十分通過することができる。これにより、
高濃度のソース・ドレイン層３０，３１，３２，３３は
従来と同様１回のイオン注入で形成することができる。
【００１７】そして、図６に示すように、全面にＢＰＳ
Ｇ膜等の層間絶縁膜３４を形成し、ｎ+型のソース・ド
レイン層３０，３１，３２，３３とコンタクトするＡｌ
電極層３５を形成する。これにより、通常耐圧ＭＯＳト
ランジスタ（図において、左側のもの）と高耐圧ＭＯＳ
トランジスタ（図において、右側のもの）が完成する。
Ｇ膜等の層間絶縁膜３４を形成し、ｎ+型のソース・ド
レイン層３０，３１，３２，３３とコンタクトするＡｌ
電極層３５を形成する。これにより、通常耐圧ＭＯＳト
ランジスタ（図において、左側のもの）と高耐圧ＭＯＳ
トランジスタ（図において、右側のもの）が完成する。
【００１８】このように、本発明によれば、高濃度ソー
ス・ドレイン層を形成するゲート酸化膜の薄膜化領域
を、高耐圧ＭＯＳトランジスタのゲート電極２６Ａに対
して自己整合的に形成しているので、従来のように、ソ
ース側に低濃度のソース層を設ける必要がなく、ソース
側の高抵抗のゲート・オフセット領域Ｆを不要にでき
る。これにより、従来に比してトランジスタのオン抵抗
を低くできるとともに、トランジスタのパターンサイズ
を小さくできる。
ス・ドレイン層を形成するゲート酸化膜の薄膜化領域
を、高耐圧ＭＯＳトランジスタのゲート電極２６Ａに対
して自己整合的に形成しているので、従来のように、ソ
ース側に低濃度のソース層を設ける必要がなく、ソース
側の高抵抗のゲート・オフセット領域Ｆを不要にでき
る。これにより、従来に比してトランジスタのオン抵抗
を低くできるとともに、トランジスタのパターンサイズ
を小さくできる。
【００１９】なお、本実施例は、ＮチャネルのＭＯＳト
ランジスタを例に説明したが、本発明は、これに限定さ
れず、ＰチャネルのＭＯＳトランジスタについても適用
でき、さらにはＣＭＯＳ構造にも適用できることは明ら
かである。なお、ＰチャネルのＭＯＳトランジスタに適
用する場合には、低濃度のドレイン層を形成するための
イオン種としては、例えばボロン（11B+）を用い、高濃
度のソース・ドレイン層を形成するためには、二フッ化
ボロン（49BF2+）を用いることができる。
ランジスタを例に説明したが、本発明は、これに限定さ
れず、ＰチャネルのＭＯＳトランジスタについても適用
でき、さらにはＣＭＯＳ構造にも適用できることは明ら
かである。なお、ＰチャネルのＭＯＳトランジスタに適
用する場合には、低濃度のドレイン層を形成するための
イオン種としては、例えばボロン（11B+）を用い、高濃
度のソース・ドレイン層を形成するためには、二フッ化
ボロン（49BF2+）を用いることができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
通常耐圧ＭＯＳトランジスタとドレイン側のみ高耐圧構
造とした高耐圧ＭＯＳトランジスタとが混載された半導
体装置の製造方法において、高濃度ソース・ドレイン層
３２，３３を形成する厚いゲート酸化膜２３の薄膜化領
域を高耐圧ＭＯＳトランジスタのゲート電極２６Ａに対
して自己整合的に形成しているので、ゲート電極２６Ａ
の端に対して自己整合的に高濃度ソース層３２を形成で
き、ソース側のゲート・オフセット領域Ｆを不要にでき
る。これにより、従来に比してトランジスタのオン抵抗
を低くできるとともに、トランジスタのパターンサイズ
を小さくできるという効果を有する。
通常耐圧ＭＯＳトランジスタとドレイン側のみ高耐圧構
造とした高耐圧ＭＯＳトランジスタとが混載された半導
体装置の製造方法において、高濃度ソース・ドレイン層
３２，３３を形成する厚いゲート酸化膜２３の薄膜化領
域を高耐圧ＭＯＳトランジスタのゲート電極２６Ａに対
して自己整合的に形成しているので、ゲート電極２６Ａ
の端に対して自己整合的に高濃度ソース層３２を形成で
き、ソース側のゲート・オフセット領域Ｆを不要にでき
る。これにより、従来に比してトランジスタのオン抵抗
を低くできるとともに、トランジスタのパターンサイズ
を小さくできるという効果を有する。
【００２１】さらに、上記厚いゲート酸化膜２３を薄膜
化した領域に、１回のイオン注入で通常耐圧ＭＯＳトラ
ンジスタと高耐圧ＭＯＳトランジスタの高濃度ソース・
ドレイン層３０，３１，３２，３３を形成でき、製造工
程が短縮される利点も有している。
化した領域に、１回のイオン注入で通常耐圧ＭＯＳトラ
ンジスタと高耐圧ＭＯＳトランジスタの高濃度ソース・
ドレイン層３０，３１，３２，３３を形成でき、製造工
程が短縮される利点も有している。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
第３の断面図である。
第３の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明す
る第６の断面図である。
る第６の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｓ (72)発明者 塚田 雄二 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (2)
- 【請求項１】 高濃度のソース・ドレイン層２９と薄い
ゲート酸化膜２２を有する通常耐圧ＭＯＳトランジスタ
と、低濃度のドレイン層２７及び高濃度のソース・ドレ
イン層３０と厚いゲート酸化膜２２を有する高耐圧ＭＯ
Ｓトランジスタとを同一の半導体基板２１上に形成する
半導体装置の製造方法において、 一導電型の半導体基板２１上に選択酸化膜２２を形成
し、該選択酸化膜２２が形成された領域以外の基板２１
上に厚いゲート酸化膜２３を形成する工程と、 通常耐圧ＭＯＳトランジスタの形成領域上の厚いゲート
酸化膜２２を除去する工程と、 厚いゲート酸化膜２２を除去した領域に薄いゲート酸化
膜２４を形成する工程と、 ゲート電極材料を前記基板２１の一面に被着し、フォト
レジスト２５をマスクとして、該ゲート電極材料をドラ
イエッチングすることにより、ゲート電極２６Ａ，２６
Ｂを形成し、続いて前記フォトレジスト２５およびゲー
ト電極２６Ａ，２６Ｂをマスクとして、前記厚いゲート
酸化膜２２をその膜厚が略３００Å以下となるまでドラ
イエッチングする工程と、 前記ゲート電極２６Ａの片側に第１の逆導電型不純物を
イオン注入することにより、低濃度のドレイン層２８を
形成する工程と、 第２の逆導電型不純物をイオン注入することにより、通
常耐圧ＭＯＳトランジスタ高濃度のソース・ドレイン層
３０，３１と、高耐圧ＭＯＳトランジスタの高濃度のソ
ース・ドレイン層３２，３３とを形成するとともに、前
記高耐圧ＭＯＳトランジスタの高濃度のドレイン層３３
については、ゲート電極２６Ａからオフセットされた位
置に形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の逆導電型不純物がリンであ
り、かつ第２の逆導電型不純物がヒ素であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237479A JPH08102496A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237479A JPH08102496A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102496A true JPH08102496A (ja) | 1996-04-16 |
Family
ID=17015941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6237479A Pending JPH08102496A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102496A (ja) |
-
1994
- 1994-09-30 JP JP6237479A patent/JPH08102496A/ja active Pending
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