JPH0810703B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0810703B2 JPH0810703B2 JP61102017A JP10201786A JPH0810703B2 JP H0810703 B2 JPH0810703 B2 JP H0810703B2 JP 61102017 A JP61102017 A JP 61102017A JP 10201786 A JP10201786 A JP 10201786A JP H0810703 B2 JPH0810703 B2 JP H0810703B2
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- gate metal
- metal
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メタル−半導体接合形電界効果トランジス
タ（MESFET）の製造方法に関する。
タ（MESFET）の製造方法に関する。
GaAsやInP等の化合物半導体を用いたFETは高周波，高
速性に優れた特性を示し、マイクロ波帯以上の増幅器、
あるいはこれらを集積した高速のデジタル素子として利
用されている。FETはゲート電極にシヨツトキ接合の金
属を用いたMESFETの構造が主に使われている。この構造
のFETはゲート長を短く、ゲート接合容量を小さ
く、ゲートソース間の寄生抵抗を小さく、ゲート金
属の抵抗を小さくする等により性能が向上する。
速性に優れた特性を示し、マイクロ波帯以上の増幅器、
あるいはこれらを集積した高速のデジタル素子として利
用されている。FETはゲート電極にシヨツトキ接合の金
属を用いたMESFETの構造が主に使われている。この構造
のFETはゲート長を短く、ゲート接合容量を小さ
く、ゲートソース間の寄生抵抗を小さく、ゲート金
属の抵抗を小さくする等により性能が向上する。
高性能のFETが歩留りよく製造できる方式として、高
耐熱性ゲート電極によるn+イオン打込み層のセルフアラ
イン構造がよく用いられる。このゲート金属は主として
WSixなどＷ系を主体とした合金が使われている。これは
イオン打込み層を約800℃の温度で活性化するための熱
処理をしても、シヨツトキ接合が劣化しないためであ
る。Ｗ系ゲート金属の欠点は、AlやAu系のゲート金属に
比べて、抵抗が高いことである。このため上述した構造
のFETはアナログ回路用にはほとんど使われていなかつ
た。耐熱性ゲートでメタルの抵抗を下げる試みはなされ
ており、この一例は次の如くである。
耐熱性ゲート電極によるn+イオン打込み層のセルフアラ
イン構造がよく用いられる。このゲート金属は主として
WSixなどＷ系を主体とした合金が使われている。これは
イオン打込み層を約800℃の温度で活性化するための熱
処理をしても、シヨツトキ接合が劣化しないためであ
る。Ｗ系ゲート金属の欠点は、AlやAu系のゲート金属に
比べて、抵抗が高いことである。このため上述した構造
のFETはアナログ回路用にはほとんど使われていなかつ
た。耐熱性ゲートでメタルの抵抗を下げる試みはなされ
ており、この一例は次の如くである。
従来の改良したFETは、1985年春季，第32回応物関連
講演予稿集、pp644,31P−Ｘ−４（昭60.3）に記述され
ているように耐熱性Ｔ形セルフアラインゲート構造で性
能向上がはかられてきた。しかし、この構造では、２
層耐熱性ゲート金属構造となるためサブミクロンゲート
の寸法を高精度で制御することはむずかしい、ゲート
パターン全面にオーミツク電極をセルフアラインで形成
することはむずかしい、など不十分な点もあつた。
講演予稿集、pp644,31P−Ｘ−４（昭60.3）に記述され
ているように耐熱性Ｔ形セルフアラインゲート構造で性
能向上がはかられてきた。しかし、この構造では、２
層耐熱性ゲート金属構造となるためサブミクロンゲート
の寸法を高精度で制御することはむずかしい、ゲート
パターン全面にオーミツク電極をセルフアラインで形成
することはむずかしい、など不十分な点もあつた。
本発明の目的は、高性能MESFETに好適な製造方法を提
供することにある。
供することにある。
高耐熱ゲート電極を用いたFETは、本質的に次の点が
優れている。（１）しきい電圧（VT）の制御がリセス方
式と比べ、良い、（２）ゲート・ソース間の直列抵抗
（Rs）を高濃度イオン打込みによるn+層の形成で低減で
きる、（３）サブミクロンのゲート長（Lg）をドライエ
ツチングで形成でき、これは従来のリフトオフ方式より
制御性が良い。反面、ゲート金属の抵抗は大きいので、
この欠点を解決するために本発明は成された。
優れている。（１）しきい電圧（VT）の制御がリセス方
式と比べ、良い、（２）ゲート・ソース間の直列抵抗
（Rs）を高濃度イオン打込みによるn+層の形成で低減で
きる、（３）サブミクロンのゲート長（Lg）をドライエ
ツチングで形成でき、これは従来のリフトオフ方式より
制御性が良い。反面、ゲート金属の抵抗は大きいので、
この欠点を解決するために本発明は成された。
本発明によるFET断面の基本構成図を第１図に示す。
半絶縁GaAs基板結晶１にｎ形能動層２が部分的にあり、
これに接してWSixのシヨツトキーゲート金属３が形成さ
れる。セルフアライン技術によつてゲート金属の両側に
n+層５がイオン打込みされる。ゲート金属３の周辺には
絶縁物からなる側壁材４が加工され、さらに絶縁物９を
つけたのち、ソース，ゲート，ドレインの穴あけをして
リフトオフによつてAuGe合金とAuを主体としたオーミツ
ク金属をつけ、ソース電極7,ゲート電極6,ドレイン電極
８を形成する製造方法を特徴とする。
半絶縁GaAs基板結晶１にｎ形能動層２が部分的にあり、
これに接してWSixのシヨツトキーゲート金属３が形成さ
れる。セルフアライン技術によつてゲート金属の両側に
n+層５がイオン打込みされる。ゲート金属３の周辺には
絶縁物からなる側壁材４が加工され、さらに絶縁物９を
つけたのち、ソース，ゲート，ドレインの穴あけをして
リフトオフによつてAuGe合金とAuを主体としたオーミツ
ク金属をつけ、ソース電極7,ゲート電極6,ドレイン電極
８を形成する製造方法を特徴とする。
本発明によつて、ゲート金属３とゲート電極６が合せ
ずれΔを生じた場合の各寸法関係を第２図に示す。ゲー
ト電極長Lmはゲート金属長Lg,側壁の幅LSとして、次の
関係式で決められる。
ずれΔを生じた場合の各寸法関係を第２図に示す。ゲー
ト電極長Lmはゲート金属長Lg,側壁の幅LSとして、次の
関係式で決められる。
Lm≦Lg＋2LS−Δ ……（１） 一般にホトリソグラフイによる合せずれΔは、現在の
高度な技術によつて、0.3μｍ以下であるので、例え
ば、Lg＝0.5μm,LS＝0.5μｍならばLm≦1.2μｍとな
り、ゲート電極Lmの加工が可能である。側壁４はゲート
金属３の高さを利用して、異方性の強いドライエツチン
グにより形成したり、シリカフイルム等の塗布絶縁膜で
形成できるが、側壁の幅LSはいずれもゲート金属の高さ
に比例してかえれる自由度がある。またゲート電極６は
ソース・ドレイン電極7,8と別工程で形成してもよく、
いずれの場合も低抵抗金属によつてゲート抵抗は決ま
る。
高度な技術によつて、0.3μｍ以下であるので、例え
ば、Lg＝0.5μm,LS＝0.5μｍならばLm≦1.2μｍとな
り、ゲート電極Lmの加工が可能である。側壁４はゲート
金属３の高さを利用して、異方性の強いドライエツチン
グにより形成したり、シリカフイルム等の塗布絶縁膜で
形成できるが、側壁の幅LSはいずれもゲート金属の高さ
に比例してかえれる自由度がある。またゲート電極６は
ソース・ドレイン電極7,8と別工程で形成してもよく、
いずれの場合も低抵抗金属によつてゲート抵抗は決ま
る。
以下、本発明の一実施例を第３図により説明する。半
絶縁性GaAs基板結晶１の所要箇所100にSiイオンを50keV
の加速エネルギで打込んで、アニールをしてｎ形能動層
２を形成する。GaAs表面にタングステン・シリサイド
（WSix）金属３を約500nmの厚さに被着して、ドライエ
ツチングによりゲート金属３パターンに加工する。高性
能のFETを作るため、このゲート長は１μｍ以下とす
る。つづいてホトレジストパターン51で、FET領域外のG
aAs表面をマスクして、Siイオンを150keVで高濃度に打
込みアニールしてn+形低抵抗層５を形成する。これはゲ
ート金属３にセルフアラインでえられる（ａ）。づつい
てホトレジストを除去して、CVDのSiN膜40を約600nmの
厚さで被着する（ｂ）。CF4系のエツチングガスを用い
てこのSiN膜40をドライエツチングしてゲート金属３の
側壁４を形成する。この側壁は異方性ドライエツチのた
めに残り、幅は〜各側とも0.6μｍとなる。つづいて、C
VD・SiO2膜90を600nmの厚さで被着する（ｃ）。ホトレ
ジストパターン52で、ソース，ゲート，ドレイン領域に
孔をあけ、つづいてドライエツチングでSiO2膜を削り、
それぞれ、70,60,80のコンタクト孔を加工する（ｄ）。
このあと、AuGe合金,Ni,Auを連続的に蒸着して約500nm
の厚さとし、ホトレジストパターン52のリフトオフによ
つて孔とあいた部分のみに、この金属を残す。これによ
つてソース電極7,ゲート電極6,ドレイン電極８が形成さ
れる（ｅ）。WSiのゲート金属３にゲート電極６を重ね
たことによつてWSiだけのゲート抵抗に比べて約1/20〜1
/30低くすることができた。
絶縁性GaAs基板結晶１の所要箇所100にSiイオンを50keV
の加速エネルギで打込んで、アニールをしてｎ形能動層
２を形成する。GaAs表面にタングステン・シリサイド
（WSix）金属３を約500nmの厚さに被着して、ドライエ
ツチングによりゲート金属３パターンに加工する。高性
能のFETを作るため、このゲート長は１μｍ以下とす
る。つづいてホトレジストパターン51で、FET領域外のG
aAs表面をマスクして、Siイオンを150keVで高濃度に打
込みアニールしてn+形低抵抗層５を形成する。これはゲ
ート金属３にセルフアラインでえられる（ａ）。づつい
てホトレジストを除去して、CVDのSiN膜40を約600nmの
厚さで被着する（ｂ）。CF4系のエツチングガスを用い
てこのSiN膜40をドライエツチングしてゲート金属３の
側壁４を形成する。この側壁は異方性ドライエツチのた
めに残り、幅は〜各側とも0.6μｍとなる。つづいて、C
VD・SiO2膜90を600nmの厚さで被着する（ｃ）。ホトレ
ジストパターン52で、ソース，ゲート，ドレイン領域に
孔をあけ、つづいてドライエツチングでSiO2膜を削り、
それぞれ、70,60,80のコンタクト孔を加工する（ｄ）。
このあと、AuGe合金,Ni,Auを連続的に蒸着して約500nm
の厚さとし、ホトレジストパターン52のリフトオフによ
つて孔とあいた部分のみに、この金属を残す。これによ
つてソース電極7,ゲート電極6,ドレイン電極８が形成さ
れる（ｅ）。WSiのゲート金属３にゲート電極６を重ね
たことによつてWSiだけのゲート抵抗に比べて約1/20〜1
/30低くすることができた。
第４図は、第３図で述べたFETの完成図を上面から示
したものである。ゲート金属３の外周に対してこの側壁
４の外周、およびゲート電極６の外周を示してある。絶
縁材の側壁４の効果で、ゲート電極６はGaAs表面と直
接、接することはない。
したものである。ゲート金属３の外周に対してこの側壁
４の外周、およびゲート電極６の外周を示してある。絶
縁材の側壁４の効果で、ゲート電極６はGaAs表面と直
接、接することはない。
本発明の他の実施例を以下に述べる。
第３図でWSiのゲート金属を加工したのち、シリカフ
イルム（SOGと呼ばれる）を回転塗布しゲート金属の側
面に側壁を作る。これは液体が固まるときに凸部の側面
に厚く残る性質を利用して形成できる。この後の工程は
先に述べた例と同様である。このような側壁は、ポリイ
ミド樹脂や、ポリラダーシリコン樹脂などの材料でも同
様に形成できることを附言しておく。
イルム（SOGと呼ばれる）を回転塗布しゲート金属の側
面に側壁を作る。これは液体が固まるときに凸部の側面
に厚く残る性質を利用して形成できる。この後の工程は
先に述べた例と同様である。このような側壁は、ポリイ
ミド樹脂や、ポリラダーシリコン樹脂などの材料でも同
様に形成できることを附言しておく。
本発明の別の実施例を以下に述べる。
第３図（ｄ）のホトレジストパターン52にかわつて、
ゲート電極部60のみを別工程で加工，形成した。これは
ソース・ドレイン電極7,8よりもさらに低抵抗なゲート
電極６構成を自由に選択する目的のためである。ゲート
電極として約700nmのAlを用いた。
ゲート電極部60のみを別工程で加工，形成した。これは
ソース・ドレイン電極7,8よりもさらに低抵抗なゲート
電極６構成を自由に選択する目的のためである。ゲート
電極として約700nmのAlを用いた。
本発明によれば、ゲート長の短かい急峻な断面加工し
たゲート金属３が側壁４によつて取囲まれると、機械
的強度が増す、急峻な段差が大幅に緩和されるので、
配線工程を経たときに歩留りが良くなる効果がある。さ
らにゲート金属３上にリフトオフでゲート電極を重ねる
と、第１図で明らかなように表面の凹凸がなくなり、こ
れも配線工程にとつて好ましいことである。
たゲート金属３が側壁４によつて取囲まれると、機械
的強度が増す、急峻な段差が大幅に緩和されるので、
配線工程を経たときに歩留りが良くなる効果がある。さ
らにゲート金属３上にリフトオフでゲート電極を重ねる
と、第１図で明らかなように表面の凹凸がなくなり、こ
れも配線工程にとつて好ましいことである。
以上述べたように、本発明の製造方法では耐熱性のよ
いWSi金属でシヨツトキ接合を作るため、FETのソース
・ゲート間直列抵抗が小さくなる。リセスの様な、能
動層を削るプロセスを使わないので、FETの性能が均一
化する、ゲート長がサブミクロンまで再現よく加工し
やすい、などの特徴があり、さらにWSixだけではゲート
抵抗が高かつたものをゲート側壁と低抵抗材のリフトオ
フによつてゲート金属抵抗値を小さくできたので、FET
のノイズフイギア（NF）も合せて改善することができる
特徴がある。また工程の複雑さも他の方法と比べ少ない
特徴を有する。
いWSi金属でシヨツトキ接合を作るため、FETのソース
・ゲート間直列抵抗が小さくなる。リセスの様な、能
動層を削るプロセスを使わないので、FETの性能が均一
化する、ゲート長がサブミクロンまで再現よく加工し
やすい、などの特徴があり、さらにWSixだけではゲート
抵抗が高かつたものをゲート側壁と低抵抗材のリフトオ
フによつてゲート金属抵抗値を小さくできたので、FET
のノイズフイギア（NF）も合せて改善することができる
特徴がある。また工程の複雑さも他の方法と比べ少ない
特徴を有する。
第１図は本発明のFET構造断面図、第２図は本発明によ
るアラインメントずれでのFET構造断面図、第３図は本
発明による製造手順を示す素子断面図、第４図は本発明
のFETの上面図である。 １……半絶縁性GaAs基板結晶、２……ｎ形能動層、３…
…ゲート金属、４……ゲートの側壁、５……n+低抵抗
層、６……ゲート電極、７……ソース電極、８……ドレ
イン電極、９……絶縁膜。
るアラインメントずれでのFET構造断面図、第３図は本
発明による製造手順を示す素子断面図、第４図は本発明
のFETの上面図である。 １……半絶縁性GaAs基板結晶、２……ｎ形能動層、３…
…ゲート金属、４……ゲートの側壁、５……n+低抵抗
層、６……ゲート電極、７……ソース電極、８……ドレ
イン電極、９……絶縁膜。
Claims (1)
- 【請求項１】高耐熱ゲート金属を半導体との接触に用い
た電界効果トランジスタの製造方法において、上記ゲー
ト金属をマスクとしてイオン打込みによりソースおよび
ドレインを形成する工程と、該ソースおよびドレインを
形成後に上記ゲート金属のソース・ドレイン方向の両側
面に絶縁材からなる側壁を形成する工程と、上記ゲート
金属および上記側壁を絶縁膜で被覆する工程と、上記絶
縁膜の上記ゲート金属のソース・ドレイン方向全域およ
びそれに連なる上記側壁の上面部分をホトレジストパタ
ーンをマスクとしてエッチングにより露出する工程と、
上記ホトレジストパターンを用いたリフトオフにより上
記ゲート金属の材料より抵抗率が小さい材料からなるゲ
ート電極を上記ゲート金属に接するように形成する工程
を有することを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102017A JPH0810703B2 (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102017A JPH0810703B2 (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260370A JPS62260370A (ja) | 1987-11-12 |
| JPH0810703B2 true JPH0810703B2 (ja) | 1996-01-31 |
Family
ID=14315984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102017A Expired - Fee Related JPH0810703B2 (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810703B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| KR100325699B1 (ko) * | 1999-06-25 | 2002-02-25 | 박종섭 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115268A (ja) * | 1983-11-28 | 1985-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6112084A (ja) * | 1984-06-27 | 1986-01-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-06 JP JP61102017A patent/JPH0810703B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62260370A (ja) | 1987-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |