JPH02103627A - マイクロプログラム変換装置 - Google Patents
マイクロプログラム変換装置Info
- Publication number
- JPH02103627A JPH02103627A JP25669288A JP25669288A JPH02103627A JP H02103627 A JPH02103627 A JP H02103627A JP 25669288 A JP25669288 A JP 25669288A JP 25669288 A JP25669288 A JP 25669288A JP H02103627 A JPH02103627 A JP H02103627A
- Authority
- JP
- Japan
- Prior art keywords
- macro
- operand
- instructions
- instruction
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title description 6
- 230000004044 response Effects 0.000 claims description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
玖亙欠ヱ
本発明はデータ処理システムにおいてマクロ命令をマイ
クロプログラムに変換するマイクロプログラム変換装置
に関する。
クロプログラムに変換するマイクロプログラム変換装置
に関する。
良米孜韮
従来この種のマイクロプログラム生成装置において用い
られるマクロ命令が可変長の長さを持つ場合、バウンダ
リー単位で取込まれたマクロ命令のプログラムがレジス
タに一時保持される。このため、マクロ命令がレジスタ
中のどこに存在しているのかわからない。
られるマクロ命令が可変長の長さを持つ場合、バウンダ
リー単位で取込まれたマクロ命令のプログラムがレジス
タに一時保持される。このため、マクロ命令がレジスタ
中のどこに存在しているのかわからない。
また、このレジスタの出力は、コンピュータにより動か
されるｌ１ｒｌ＃を待つマクロ命令の列であるマクロ命
令キューに転送される。転送されたマクロ命令はマクロ
命令キューの中でそろえられ、収出される。取出された
マクロ命令のｏＰコードはデコーダで解読される。この
解読により制御記憶からマイクロプログラムを読出すた
めのアドレスとマイクロ命令にマージするためのオペラ
ンド情報が得られてマイクロプログラムへの変換が行な
われていた。この変換ではマクロ命令キュー内にある間
に予めインデクシングを行ない、オペランドを生成して
おくことができないという欠点がある。
されるｌ１ｒｌ＃を待つマクロ命令の列であるマクロ命
令キューに転送される。転送されたマクロ命令はマクロ
命令キューの中でそろえられ、収出される。取出された
マクロ命令のｏＰコードはデコーダで解読される。この
解読により制御記憶からマイクロプログラムを読出すた
めのアドレスとマイクロ命令にマージするためのオペラ
ンド情報が得られてマイクロプログラムへの変換が行な
われていた。この変換ではマクロ命令キュー内にある間
に予めインデクシングを行ない、オペランドを生成して
おくことができないという欠点がある。
発明の目的
本発明の目的はマクロ命令がマクロ命令キュー内にある
間に予めインデクシングを行い、オペランドを生成して
おくことが可能なマイクロプログラム変換装置を提供す
ることにある。
間に予めインデクシングを行い、オペランドを生成して
おくことが可能なマイクロプログラム変換装置を提供す
ることにある。
発明の構成
本発明によるマイクロプログラム変換装置は、バウンダ
リー単位で外部から取込まれたマクロ命令群を格納する
マクロ命令キュー格納手段と、前記マクロ命令群を１バ
イト単位でマクロ命令の先頭とみなして解読しマクロ命
令の種類、命令長およびオペランドのインデックス情報
を出力する複数の解読手段と、これら解読手段から直前
に出力された命令長に基づき前記複数の解読手段からの
有効な解読結果を選択し格納するオペランド情報キュー
格納手段と、前記マクロ命令キュー格納手段にマクロ命
令が格納されている間にこのオペランド情報キュー格納
手段からの該マクロ命令の種類とインデックス情報とよ
りオペランドのインデキシングを行なうオペランド加算
手段と、前記マクロ命令キュー格納手段からのマクロ命
令をエミュレートするマイクロプログラムを格納し前記
マクロ命令キュー格納手段からのマクロ命令に応答して
エミュレートすべきマクロ命令群を出力するマイクロプ
ログラム格納手段と、このマイクロプログラム格納手段
からのマイクロ命令と前記オペランド情報キュー格納手
段を介して与えられる前記オペランド加算手段でのイン
デキシング済のオペランドとをマージするマージ手段と
を含むことを特徴とする。
リー単位で外部から取込まれたマクロ命令群を格納する
マクロ命令キュー格納手段と、前記マクロ命令群を１バ
イト単位でマクロ命令の先頭とみなして解読しマクロ命
令の種類、命令長およびオペランドのインデックス情報
を出力する複数の解読手段と、これら解読手段から直前
に出力された命令長に基づき前記複数の解読手段からの
有効な解読結果を選択し格納するオペランド情報キュー
格納手段と、前記マクロ命令キュー格納手段にマクロ命
令が格納されている間にこのオペランド情報キュー格納
手段からの該マクロ命令の種類とインデックス情報とよ
りオペランドのインデキシングを行なうオペランド加算
手段と、前記マクロ命令キュー格納手段からのマクロ命
令をエミュレートするマイクロプログラムを格納し前記
マクロ命令キュー格納手段からのマクロ命令に応答して
エミュレートすべきマクロ命令群を出力するマイクロプ
ログラム格納手段と、このマイクロプログラム格納手段
からのマイクロ命令と前記オペランド情報キュー格納手
段を介して与えられる前記オペランド加算手段でのイン
デキシング済のオペランドとをマージするマージ手段と
を含むことを特徴とする。
実施例
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
図を参照すると、本発明の一実施例は４バイトバウンダ
リ一単位で取込まれたマクロ命令群を一時保持するレジ
スタ１、このレジスタ１の出力を１バイト毎にマクロ命
令の先頭とみなして解読し、マクロ命令の種類、命令長
およびオペランドのインデックス情報を得るデコーダ２
〜５、レジスタｌからのマクロ命令を数バイト格納する
マクロ命令キューバッファ６、デコーダ２〜５がら得ら
れたマクロ命令の種類、命令長およびオペランドのイン
デックス情報をグリフエッチするオペランド情報キュー
バッファ７、オペランド情報キューバッファ７に格納さ
れたマクロ命令の種類とインデックス情報とによりオペ
ランドのインデキシングを行なうオペランド加算回路８
、マクロ命令キューバッファ６からのマクロ命令をエミ
ュレートするマイクロプログラムの読出用アドレスを生
成するマイクロアドレス生成回路９、このマイクロアド
レス生成回路９からのアドレスで指示される位置にマク
ロ命令をエミュレートするためのマイクロプログラムを
格納するマイクロプログラムメモリ１０、およびキュー
バッファを介してオペランド加算回路８からのインデキ
シング済のオペランドとマイクロプログラムメモリ１０
からのマイクロ命令をマージするマイクロ命令マージ回
路１１を含む。
リ一単位で取込まれたマクロ命令群を一時保持するレジ
スタ１、このレジスタ１の出力を１バイト毎にマクロ命
令の先頭とみなして解読し、マクロ命令の種類、命令長
およびオペランドのインデックス情報を得るデコーダ２
〜５、レジスタｌからのマクロ命令を数バイト格納する
マクロ命令キューバッファ６、デコーダ２〜５がら得ら
れたマクロ命令の種類、命令長およびオペランドのイン
デックス情報をグリフエッチするオペランド情報キュー
バッファ７、オペランド情報キューバッファ７に格納さ
れたマクロ命令の種類とインデックス情報とによりオペ
ランドのインデキシングを行なうオペランド加算回路８
、マクロ命令キューバッファ６からのマクロ命令をエミ
ュレートするマイクロプログラムの読出用アドレスを生
成するマイクロアドレス生成回路９、このマイクロアド
レス生成回路９からのアドレスで指示される位置にマク
ロ命令をエミュレートするためのマイクロプログラムを
格納するマイクロプログラムメモリ１０、およびキュー
バッファを介してオペランド加算回路８からのインデキ
シング済のオペランドとマイクロプログラムメモリ１０
からのマイクロ命令をマージするマイクロ命令マージ回
路１１を含む。
次に本発明の一実施例の動作を詳細に説明する。
図を参照すると、可変長形式のマクロ命令群が４バイト
バウンダリで取込まれてレジスタ１に格納される。この
レジスタ１の出力はマクロ命令キューバッファ６に格納
される。これと並行してレジスタ１に直前にフェッチさ
れたマクロ命令のオプコードの、デコーダ２〜５におけ
るデコードにより得られた命令長に基づいて、レジスタ
１に次にフェッチされるマクロ命令の先頭が判断される
。
バウンダリで取込まれてレジスタ１に格納される。この
レジスタ１の出力はマクロ命令キューバッファ６に格納
される。これと並行してレジスタ１に直前にフェッチさ
れたマクロ命令のオプコードの、デコーダ２〜５におけ
るデコードにより得られた命令長に基づいて、レジスタ
１に次にフェッチされるマクロ命令の先頭が判断される
。
この判断結果に基づいてセレクタ１２においてデコーダ
２〜５の出力のうち有効なデコード結果が選択される。
２〜５の出力のうち有効なデコード結果が選択される。
この選択結果はオペランド情報キューバッファ７に格納
される。
される。
オペランド情報キューバッファ７に格納されるオペラン
ドのインデックス情報はオペランド加算回路８に与ええ
られインデキシングに用いられる。
ドのインデックス情報はオペランド加算回路８に与ええ
られインデキシングに用いられる。
この際オペランド情報キューバッファ内に現在格納され
ており、オペランド情報キューバッファ７からまだ出力
されていないマクロ命令のなかにインデックスレジスタ
（図示せず）の内容を変更する命令が存在する場合には
、インデックスレジスタの変更後の値を用いてオペラン
ド加算回路８でインデキシングが行なわれ、インデキシ
ングずみのオペランドがオペランド情報キューバッファ
７に格納される。これにより、マクロ命令がマクロ命令
キューバッファ６内に存在する間にオペランド加算回路
８でインデキシングを行なうことができる。
ており、オペランド情報キューバッファ７からまだ出力
されていないマクロ命令のなかにインデックスレジスタ
（図示せず）の内容を変更する命令が存在する場合には
、インデックスレジスタの変更後の値を用いてオペラン
ド加算回路８でインデキシングが行なわれ、インデキシ
ングずみのオペランドがオペランド情報キューバッファ
７に格納される。これにより、マクロ命令がマクロ命令
キューバッファ６内に存在する間にオペランド加算回路
８でインデキシングを行なうことができる。
このインデキシングによりマクロ命令キューバッファ６
からのマクロ命令をエミュレートするマイクロプログラ
ムがメモリ１０から読出されたときにも、インデキシン
グ済のオペランドを直ちにマクロ命令マージ回路１１で
マージして出力することができる。
からのマクロ命令をエミュレートするマイクロプログラ
ムがメモリ１０から読出されたときにも、インデキシン
グ済のオペランドを直ちにマクロ命令マージ回路１１で
マージして出力することができる。
魚ニレと党里
以上説明したように、本発明は入力されたマクロ命令を
１バイト毎にマクロ命令の先頭とみなしてデコードし、
マクロ命令の種類と命令長とインデックス情報とを得て
おくことにより、マクロ命令がマクロ命令キューバッフ
ァ６内に存在する間にインデキシングを行なうことがで
き、マクロ命令キューバッファ６からのマクロ命令取出
しの際に、インデキシング済のオペランドをマイクロプ
ログラム４に直ちにマージし送出すことができるという
効果がある。
１バイト毎にマクロ命令の先頭とみなしてデコードし、
マクロ命令の種類と命令長とインデックス情報とを得て
おくことにより、マクロ命令がマクロ命令キューバッフ
ァ６内に存在する間にインデキシングを行なうことがで
き、マクロ命令キューバッファ６からのマクロ命令取出
しの際に、インデキシング済のオペランドをマイクロプ
ログラム４に直ちにマージし送出すことができるという
効果がある。
図は本発明の一実施例を示す図である。
主要部分の符号の説明
１・・・・・・レジスタ
２〜５・・・・・・デコーダ
６・・・・・・マクロ命令キューバッファ７・・・・・
・オペランド情報キューバッファ８・・・・・・オペラ
ンド加算回路
・オペランド情報キューバッファ８・・・・・・オペラ
ンド加算回路
Claims (1)
- （１）１バイト以上の定められた単位で外部から取込ま
れたマクロ命令群を格納するマクロ命令キュー格納手段
と、前記マクロ命令群を１バイト単位でマクロ命令の先
頭とみなして解読しマクロ命令の種類、命令長およびオ
ペランドのインデックス情報を出力する複数の解読手段
と、これら解読手段から直前に出力された命令長に基づ
き前記複数の解読手段からの有効な解読結果を選択し格
納するオペランド情報キュー格納手段と、前記マクロ命
令キュー格納手段にマクロ命令が格納されている間にこ
のオペランド情報キュー格納手段からの該マクロ命令の
種類とインデックス情報とによりオペランドのインデキ
シングを行なうオペランド加算手段と、前記マクロ命令
キュー格納手段からの命令をエミュレートするマイクロ
プログラムを格納し前記マクロ命令キュー格納手段から
のマクロ命令に応答してエミュレートすべきマクロ命令
群を出力するマイクロプログラム格納手段と、このマイ
クロプログラム格納手段からのマイクロ命令と前記オペ
ランド情報キュー格納手段を介して与えられる前記オペ
ランド加算手段でのインデキシング済のオペランドとを
マージするマージ手段とを含むことを特徴とするマイク
ロプログラム変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25669288A JPH02103627A (ja) | 1988-10-12 | 1988-10-12 | マイクロプログラム変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25669288A JPH02103627A (ja) | 1988-10-12 | 1988-10-12 | マイクロプログラム変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103627A true JPH02103627A (ja) | 1990-04-16 |
Family
ID=17296152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25669288A Pending JPH02103627A (ja) | 1988-10-12 | 1988-10-12 | マイクロプログラム変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02103627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488710A (en) * | 1991-02-08 | 1996-01-30 | Fujitsu Limited | Cache memory and data processor including instruction length decoding circuitry for simultaneously decoding a plurality of variable length instructions |
-
1988
- 1988-10-12 JP JP25669288A patent/JPH02103627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488710A (en) * | 1991-02-08 | 1996-01-30 | Fujitsu Limited | Cache memory and data processor including instruction length decoding circuitry for simultaneously decoding a plurality of variable length instructions |
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