JPH0812697B2 - パタ−ン欠陥検査装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパターン認識技術を用いた欠陥検査装置に関
し、特に設計情報に基づいて形成された幾何学的な明暗
のパターンを有する被検査物（例えば、半導体集積回路
製造用のマスクやレチクル）を撮像して該パターンに対
応する被検査画像情報を出力する被検査画像情報発生手
段と、前記設計情報を前記被検査画像情報と比較しうる
形に処理して参照画像情報として出力する参照画像情報
発生手段と、前記被検査画像情報と前記参照画像情報と
を比較してその結果から前記パターンの欠陥を検出する
検査手段とを有するパターン欠陥検査装置に関する。

〔従来の技術〕

従来この種の装置として、例えば特開昭58−134429号
公報に開示されたものがある。この装置では、前記被検
査画像情報と参照画像情報とのそれぞれから、パターン
の明暗を分ける境界線（エッジ）の屈曲の特徴を表す情
報（屈曲の状態、位置）を抽出し、両画像情報が同じエ
ッジの特徴情報を有していないときに、被検査パターン
に欠陥があると判定する方法を採用している。

〔発明が解決しようとする問題点〕

ところで、検査後欠陥は修正しうるのであるが、それ
に要するコストは欠陥の個数と欠陥個々のサイズとに比
例するものである。しかしながら、上記従来装置から欠
陥情報として得られるのはエッジの特徴情報のみである
ので、欠陥の個数は検出できても、欠陥個々のサイズは
知ることができなかった。そのため欠陥の修正に要する
コストを予め正確に算出することは不可能であった。

本発明の目的は、欠陥のサイズも検出でき、欠陥の修
正に要するコストを正確に算出することができるパター
ン欠陥検査装置を提供することにある。

〔問題点を解決するための手段〕

この目的を達成するために、本発明のパターン欠陥検
査装置は下記構成を有するものである。

設計情報に基づいて形成された被検査パターンを有す
る被検査物を撮像して、該被検査パターンに対応する被
検査画像情報を出力する被検査画像情報発生手段（ID、
BN）と、 前記設計情報を前記被検査画像情報と比較しうる形に
処理して参照画像情報として出力する参照画像情報発生
手段（OM、DF）と、 前記被検査画像情報と前記参照画像情報とを比較し
て、その結果から前記被検査パターンの欠陥を検出する
検査手段（IP）とを有し、 前記検査手段（IP）は、直接比較手段（IPa）と、特
徴抽出手段（IPb）と、編集手段（CP）とを含み、 該直接比較手段（IPa）は、前記被検査パターンのエ
ッジ近傍を禁止帯となして前記比較の対象から除くと共
に、それ以外の部分に存する欠陥の有無とその欠陥のサ
イズとを検出して第１欠陥情報として出力し、 前記特徴抽出装置（IPb）は、前記禁止帯に存する欠
陥も含めて前記被検査パターン全体に存する欠陥の有無
を検出して第２欠陥情報として出力し、 前記編集手段は、前記両欠陥情報を受入れ、 第１欠陥情報と第２欠陥情報の両方がそれぞれの前記
手段から出力された場合（つまり、パターンの同じ場所
において直接比較手段と特徴抽出手段の両方で同時に欠
陥が検出された場合）には、第１欠陥情報のみを出力
し、 第２欠陥情報が出力されず、第１欠陥情報のみが前記
手段から出力された場合（つまり、直接比較手段のみで
欠陥が検出された場合）には、第１欠陥情報のみを出力
し、 第１欠陥情報が出力されず、第２欠陥情報のみが前記
手段から出力された場合（つまり、特徴抽出手段のみで
欠陥が検出された場合）には、第２欠陥情報のみを出力
し、 第１欠陥情報と第２欠陥情報の両方が出力されない場
合には、何も出力しない。

前記直接比較手段は、サイズ判定手段を含むことが好
ましく、該サイズ判定手段は検出した欠陥の各種方向
（後の実施例では、０度、45度、90度、135度の方向）
のサイズを比較し、それらの中から最大のものを選択し
て出力する。

〔作用〕

直接比較手段（IPa）から得られる欠陥のサイズ情報
を含んだ第１欠陥情報を、被検査パターンの欠陥情報と
して得ることができ、それが得られないときは、欠陥の
サイズは検出できないが禁止帯中の真の欠陥を検出し得
る特徴抽出手段から得られる第２欠陥情報を得ることが
できる。これにより通常は第１欠陥情報から欠陥の位置
とサイズの情報を知ることができ、また第１欠陥情報が
得られないときは第２欠陥情報から禁止帯中に存在する
真の欠陥の位置を知ることができるものである。

〔実施例〕

以下、本発明の一実施例を添付図面を参照して詳細に
説明する。

第２図は本発明に係るパターン欠陥検査装置全体を示
すブロック図である。同図において、設計情報に基づい
て形成された被検査パターンを有するレチクル、マスク
等の被検査物WKは、移動ステージST上に載置されてい
る。被検査パターン全体の一部である小領域内に存在す
る被検査パターンが、一次元撮像素子を含む撮像装置ID
によって撮像される。この撮像は、ステージ装置STが被
検査物WKを一方向に移動し、撮像装置IDがその移動方向
と垂直に読取走査することによって得られる。撮像装置
IDから得られたアナログ画像情報は、２値化回路BNに出
力される。２値化回路BNは、アナログ画像情報を撮像装
置IDの１走査線当り512回サンプリングし、サンプリン
グしたアナログ画像情報のレベルを２値化して、被検査
画像情報としての２値画像情報を得る。この被検査画像
情報は、512×Ｎ（Ｎは移動ステージの移動距離や撮像
装置の走査間隔等により変化する数値）画素を単位とし
て処理される時系列画像データであり、各画素（ビッ
ト）が論理「１」（クロムによりパターンが形成されて
いる部分）又は論理「０」（パターンが形成されていな
い部分）となる。この被検査画像情報は検査回路IPに出
力される。

一方、計算機CPは、撮像装置IDで撮像した被検査パタ
ーンの小領域に対応する参照画像情報を、外部記憶装置
OMから読み取り、パターン変形回路DFに出力する。変形
回路DFは、計算機CPからの参照画像情報に処理を加え、
参照画像情報が表す参照パターンを被検査パターンに対
応すべく拡大または縮小させ、処理後の参照画像情報を
検査回路IPに送る。

検査回路IPは、互いに同期した状態で時系列的に入力
されてくる被検査画像情報と参照画像情報とを比較し、
両画像情報の示すパターンに欠陥とみなすべき相違があ
ると、欠陥情報を計算機CPに出力する。計算機CPは、こ
の欠陥情報を外部記憶装置OMに送りそこに記憶させると
共に、CRTを含む表示装置VDに表示させる。

計算機CPは、欠陥検査を適正に進行させるために各部
の制御を行う。

第３図は、検査回路IPの構成を示すブロック図であ
る。検査回路IPは、直接比較回路IPaと特徴抽出回路IPb
とから構成される。直接比較回路IPaと特徴抽出回路IPb
とは、変形回路DFからの参照画像情報と２値化回路BNか
らの被検査画像情報とを共に受け、それぞれ異なる処理
方式で両画像情報を比較することにより欠陥検査を行な
い、その結果としての欠陥情報を第１欠陥情報、第２欠
陥情報としてそれぞれ第２図の計算機CPに送る。計算機
CPは両欠陥情報を編集して、外部記憶装置OMに記憶させ
ると共に、CRTを含む表示装置VDに表示させる。

第１図は、直接比較回路IPaの構成を示すブロック図
である。直接比較回路IPaに時系列的に入力されてくる
参照画像情報と被検査画像情報とは、切出回路IPa1、IP
a2にそれぞれ入力される。

第４図に示すように、切出回路IPa1は、512ビットの
直列入力直列出力形のシフトレジスタSRa1、SRa2、・・
・・・、SRa8と、９ビットの直列入力並列出力形のシフ
トレジスタSRb0、SRb1、SRb2、・・・・・、SRb8から構
成される。

シフトレジスタSRa1の入力端子は変形回路DFからの参
照画像情報を受け、出力端子はシフトレジスタSRa2の入
力端子に接続される。シフトレジスタSRa2の出力端子は
シフトレジスタSRa3（不図示）の入力端子に接続され
る。以上の接続法がシフトレジスタSRa8まで繰り返され
ているので、シフトレジスタSRa1〜SRa8では参照画像情
報が512×８ビット（画素）に展開されることになる。
撮像装置IDにおける１走査線のビット数が各シフトレジ
スタSRa1〜SRa8と同じ512ビットであるから、各シフト
レジスタSRa1〜SRa8には１走査線ずつ遅れた参照画像情
報が格納されることになる。

シフトレジスタSRb0の入力端子は変形回路DFからの参
照画像情報を受け、シフトレジスタSRb1の入力端子はシ
フトレジスタSRa1の出力端子に接続される。同様にシフ
トレジスタSRb2の入力端子はシフトレジスタSRa2の出力
端子に接続される。シフトレジスタSRb3〜SRb8について
も同様の接続がなされているので、シフトレジスタSRb0
〜SRb8では参照画像情報が９×９画素に展開されること
になる。従ってこのシフトレジスタSRb0〜SRb8内でシフ
トされる９×９画素の参照画像情報を視覚化して表現す
ると次のようになる。例えば64×64画素の処理単位（詳
しくは後述するが、この処理単位の中で検出される欠陥
のうち、最大のものがこの処理単位の欠陥として、外部
記憶装置OMに記録され、また表示装置VDに表示される）
に展開された参照画像情報を、更に小さな９×９画素の
大きさのウインドを通して観察し、このウインドを走査
線方向に１画素ずつ移動させ、１走査線（512画素）移
動させる度に、次の走査線に帰線させ、また以上の移動
を繰り返すということになる。シフトレジスタSRb0〜SR
b8は並列出力が可能であるから、９×９画素の参照画像
情報を同時に出力しうる。

入力が２値化回路BNから被検査画像情報であることを
除いて切出回路Ipa2も全く同様の構成である。

第５図は、切出回路IPa1、IPa2による９×９画素のウ
インドを示す模式図である。この中のある画素を座標で
特定するために、水平方向（走査線方向）に１〜９の番
号を、垂直方向にＡ〜Ｉのアルファベットをそれぞれ付
す。例えば、左上角の画素は座標（1,A）、中央の画素
は（5,E）、右下角の画素は（9,I）で特定される。

切出回路IPa1、IPa2によって切り出された９×９画素
の参照画像情報と被検査画像情報のうち、座標（5,E）
の画素に入力してくる参照画像情報と被検査画像情報と
は、それぞれイクスクルーシブオア回路IPa3の両入力端
子に入力される。イクスクルーシブオア回路IPa3は、両
入力情報が不一致の場合、すなわち被検査パターンに欠
陥がある場合には論理「１」、一致する場合には論理
「０」の出力を発生する。

また、切出回路IPa1、IPa2によって切り出された９×
９画素の参照画像情報と被検査画像情報のうち、第17図
で〜の数字を付した69の画素に入力してくる参照画
像情報と被検査画像情報とは、それぞれ禁止帯作成回路
IPa9、IPa10にそれぞれ並列的に入力される。両禁止帯
作成回路IPa9、IPa10は、複数のPLD（プログラマブル・
ロジック・アレイ）を含んでおり、第17図において、
を付した画素の情報が全て論理「１」または論理「０」
のときに論理「１」の第１の出力を、とを付した画
素の情報が全て論理「１」または論理「０」のときに論
理「１」の第２の出力を、ととを付した画素の情
報が全て論理「１」または論理「０」のときに論理
「１」の第３の出力を、とととを付した画素の
情報が全て論理「１」または論理「０」のときに論理
「１」の第４の出力をそれぞれ発生する。さらに、両禁
止帯作成回路IPa9、IPa10は、第２図の計算機CPから出
力される選択制御信号を受けて、第１、第２、第３、第
４の各出力を択一的に出力する。

座標（5,E）の画素に入力されてきた情報が不一致か
否かを示すイクスクルーシブオア回路IPa3の出力は、ア
ンド回路IPa11の一方の入力端子と、アンド回路IPa12の
一方の入力端子とにそれぞれ入力される。

禁止帯作成回路IPa9の出力は、アンド回路IPa11の他
方の入力端子に、禁止帯作成回路IPa10の出力は、アン
ド回路IPa12の他方の入力端子にそれぞれ送られる。

以上の禁止帯作成回路IPa9、IPa10と、アンド回路IPa
11、IPa12とは、擬似欠陥対策として用意された回路で
ある。被検査画像情報の示すエッジ近傍では、被検査パ
ターンの撮像情報を２値化する際に２値化誤差（量子化
誤差）による凹凸が不可避的に生じるので、この凹凸ま
でが欠陥と誤判定されることがある。また、参照パター
ンと被検査パターンとの位置合わせ誤差（参照画像情報
と被検査画像情報との同期ずれ）による誤判定も生ずる
という問題がある。これらの誤判定により検出された欠
陥が、一般に擬似欠陥と呼ばれている。そこでこの擬似
欠陥に対処するために、禁止帯作成回路IPa9、IPa10、
アンド回路Ipa11、Ipa12は、エッジ近傍での欠陥検出を
禁止するものであり、データセレクタでの選択により、
エッジから何画素分の禁止帯を設けるかが設定できる。
第１の出力が選択されたときはエッジ片側につき１画素
分の禁止帯が、第２の出力が選択されたときはエッジ片
側につき２画素分の禁止帯が、第３の出力が選択された
ときはエッジ片側につき３画素分の禁止帯が、第４の出
力が選択されたときはエッジ片側につき４画素分の禁止
帯がそれぞれ設定される。この禁止帯の大きさは、擬似
欠陥のサイズ（これは２値化誤差や位置合わせ誤差をど
の程度許容するかによって予め分かる）を考慮して決定
される。

両アンド回路IPa11、IPa12の出力端子は、オア回路IP
a13の両入力端子に接続される。

欠陥の有無を表す情報となるオア回路IPa13の出力
は、切出回路IPa4に送られる。切出回路IPa4は、切出回
路IPa1、IPa2と同一の構成である。９×９画素の直列入
力並列出力形シフトレジスタに展開される情報の一部
は、サイズ判定回路IPa5に入力される。

方向別サイズ判定回路IPa5は、欠陥のサイズを０゜、
45゜、90゜、135゜の各方向で測定する。０゜の方向の
サイズを測定するためには、第６図に示す模式図でハッ
チングを付した座標（2,E）、（3,E）、・・・・・、
（8,E）の７つの画素の情報（０゜用サイズ判定情報）
が利用され、135゜の方向のサイズを測定するために
は、第７図に示す模式図でハッチングを付した座標（2,
B）、（3,C）、（4,D）、（5,E）、（6,F）、（7,G）、
（8,H）の７つの画素の情報（135゜用サイズ判定情報）
が利用され、90゜の方向のサイズを測定するためには、
第８図に示す模式図でハッチングを付した座標（5,
B）、（5,C）、・・・・・、（5,H）の７つの画素の情
報（90゜用サイズ判定情報）が利用され、45゜の方向の
サイズを測定するためには、第９図に示す模式図でハッ
チングを付した座標（2,H）、（3,G）、（4,F）、（5,
E）、（6,D）、（7,C）、（8,B）の７つの画素の情報
（45゜用サイズ判定情報）が利用される。方向別サイズ
判定回路IPa5は、各方向のサイズの判定結果を個別に出
力する。

最大サイズ判定回路IPa6は、各方向のサイズ判定結果
を得て、その中で最大のサイズのものを判別して、その
サイズと方向との情報を出力する。

第10図は、方向別サイズ判定回路IPa5と最大サイズ判
別回路IPa6との構成を示すブロック図である。

同図において、０゜、45゜、90゜、135゜用の各サイ
ズ判定回路PL1、PL2、PL3、PL4は、それぞれPLD（プロ
グラマブル・ロジック・デバイス）で構成されている。
各サイズ判定回路PL1〜PL4は、それぞれ７ビットの並列
入力である各サイズ判定情報を受けて、そのサイズに対
応した３ビットの並列出力を発生する。０゜用サイズ判
定回路PL1を例にとって説明すると、同回路PL1は、切出
回路IPa4の座標（2,E）、（3,E）、・・・・・、（8,
E）の画素から入力されてくる７ビットの０゜用サイズ
判定情報を受けて、座標（4,E）、（5,E）、（6,E）の
画素からの情報がそれぞれ論理「１」で、それ以外の画
素からの情報が論理「０」であったとすると、サイズが
３画素である旨を示す３ビットの情報（例えば、「01
1」）を３本の出力端子から出力する。各サイズ判定回
路は欠陥のサイズが０〜６画素である旨を示す情報と、
７画素以上であることを示す情報との計８種のサイズ情
報を出力しうる。

最大サイズ判別回路IPa6は、３個のPROM（プログラマ
ブル・リード・オンリー・メモリ）PR1、PR2、PR3で構
成されている。PROM PR1は、０゜、45゜用サイズ判定
回路PL1、PL2からの計６ビットのサイズ情報と、後述す
るサイズ判定禁止回路IPa7からの２ビットのサイズ判定
禁止情報とを、入力として８本のアドレス線に受ける。
そして、同PROM PR1は、サイズが大きい方のサイズ情
報を３本のデータ線から出力する。ただし、サイズ判定
禁止情報により一方のサイズ情報のサイズ判定が禁止さ
れているときは、他方のサイズ情報をデータ線から出力
する。併せてどちらのサイズ情報が選択されたのかを１
本のデータ線から出力する。PROM PR2は、90゜、135゜
用サイズ判定回路PL3、PL4からの計６ビットの情報と、
後述するサイズ判定禁止回路IPa7からの２ビットのサイ
ズ判定禁止情報とを、入力として８本のアドレス線に受
ける。そして、同PROM PR2は、サイズが大きい方のサ
イズ情報を３本のデータ線から出力する。サイズ判定禁
止情報により一方のサイズ情報のサイズ判定が禁止され
ているときは、他方のサイズ情報をデータ線から出力す
る。併せてどちらのサイズ情報が選択されたのかを１本
のデータ線から出力する。PROM PR3は、先のPROM PR
1、PR2からの８ビットの並列出力を８本のアドレス線で
受け、より大きいサイズを示す最大サイズ情報を３本の
データ線で第２図の計算機CPに送ると共に、最大サイズ
情報がどちらの方向のサイズに対応するのかを示す方向
情報を２本のデータ線から計算機CPに出力する。尚、PR
OM PR1、PR2、PR3は、それぞれ両方向のサイズ情報が
示すサイズが等しい場合には、どちらかの方向のサイズ
を出力するように設定されている。

第１図に戻って、サイズ判定禁止回路IPa7は、第11図
に示すようにエッジ検出回路EDと、拡大回路ELとから構
成されている。

エッジ検出回路EDは、第12図に（１）〜（８）を付し
た８つの座標の画素情報を切出回路IPa1から受けて、エ
ッジの有無と、エッジがあった場合にはその方向を検出
して、その旨を表す情報を出力する。すなわち、（１）
〜（４）の４ビットの情報が全て論理「１」であり、か
つ（５）〜（８）の４ビットの情報が全て論理「０」で
あるか、またはその逆の論理、すなわち（１）〜（４）
の４ビットの情報が全て論理「０」であり、かつ（５）
〜（８）の４ビットの情報が全て論理「１」であった場
合には、参照画像情報が０゜のエッジを表現していると
判断し、（８）、（１）〜（３）の４ビットの情報が全
て論理「１」であり、かつ（４）〜（７）の４ビットの
情報が全て論理「０」であるか、またはその逆の論理で
あった場合には参照画像情報が45゜のエッジを表現して
いると判断し、（７）、（８）、（１）、（２）の４ビ
ットの情報が全て論理「１」であり、かつ（３）〜
（６）の４ビットの情報が全て論理「０」であるか、ま
たはその逆の論理であった場合には参照画像情報が90゜
のエッジを表現していると判断し、（６）〜（８）、
（１）の４ビットの情報が全て論理「１」であり、かつ
（２）〜（５）の４ビットの情報が全て論理「０」であ
るか、またはその逆の論理であった場合には参照画像情
報が135゜のエッジを表現していると判断し、４方向に
対応した４ビットの並列出力をエッジ検出情報として拡
大回路ELに送る。

拡大回路ELは、第13図に示すように512のビット数を
有する４個の直列入力直列出力形のシフトレジスタSRc1
〜SRc4と、オア回路OR1と、４ビットの直列入力並列出
力形シフトレジスタSRdと、オア回路OR2とから成る回路
を４組有している。

シフトレジスタSRc1の入力端子は４ビットのエッジ検
出情報のうちの１ビットを受け、その出力端子はシフト
レジスタSRc2の入力端子に接続される。シフトレジスタ
SRc2の出力端子はシフトレジスタSRc3（不図示）の入力
端子に接続される。以上の接続法がシフトレジスタSRc4
まで繰り返されているので、シフトレジスタSRc1〜SRc4
では参照画像情報が512×４ビット（画素）に展開され
ることになる。撮像装置IDにおける１走査線のビット数
が各シフトレジスタSRc1〜SRc4と同じ512ビットである
から、各シフトレジスタSRc1〜SRc4には１走査線ずつ遅
れたエッジ検出情報が格納されることになる。

オア回路OR1は５つの入力端子を有し、シフトレジス
タSRc1に入力された１ビットのエッジ検出情報と、シフ
トレジスタSRc1〜SRc4の出力が入力される。オア回路OR
1の出力は、シフトレジスタSRdの入力端子に送られる。

オア回路OR2は、５つの入力端子を有し、オア回路OR1
の出力と、シフトレジスタSRdの各ビットの出力とを受
ける。従ってこのオア回路OR2の出力は、１ビットのエ
ッジ検出信号を５×５画素に拡大することになる。

拡大回路ELは、シフトレジスタSRc1〜SRc4、オア回路
OR1、シフトレジスタSRd、オア回路OR2から成る回路
を、４方向のエッジ検出情報に対応して４組持っている
のであるから、その出力も４ビットの並列出力となる。
この並列出力は、０゜、45゜のエッジに対応する２ビッ
トと、90゜、135゜のエッジに対応する２ビットとに分
けられ、それぞれサイズ判定禁止情報として、第10図で
説明したPROM PR1、PR2のデータ線にそれぞれ送られ
る。またこの４ビットのサイズ判定禁止情報は、最大サ
イズ判別回路IPa6から最大サイズ情報が出力されたと
き、その情報が示す欠陥がどの方向のエッジ近傍で検出
されたかを示す情報として利用するために後段の計算機
CPに送られる。

第１図において、タイミング調整回路IPa8は、被検査
画像情報を展開する切出回路IPa2から中心の座標（5,
E）の画素情報を受けて、その出力のタイミングを最大
サイズ判定回路IPa6の出力のタイミングにあわせるべく
遅延させる。そしてその遅延出力は、判定回路IPa6が欠
陥の最大サイズを示す最大サイズ情報とその方向を示す
方向情報を出力したとき、その欠陥が論理「０」、
「１」のどちらであるか、つまりパターンが有るべきと
ころに無い白欠陥か、逆に無いべきところに有る黒欠陥
かを判別する情報として利用できるので、白黒判別情報
として計算機CPに送られる。

第14図、第15図は、直接比較回路IPaの欠陥検査の処
理をパターン化して示した模式図である。

第３図の特徴抽出回路IPbとしては、例えば特開昭58
−134429号公報に開示された方式の回路が採用される。
この回路は、被検査パターンのエッジが所定の段差で屈
曲していることを被検査画像情報から検知したとき、こ
の段差に対応する情報が参照画像情報に含まれているか
どうかを検査して、含まれていないときは欠陥情報を発
生するものである。

以下、本実施例の動作について説明する。

第２図において、被検査物WK上の被検査パターンは、
移動ステージSTの移動に伴い撮像装置IDによって撮像さ
れる。撮像装置IDから得られたアナログ画像情報は、２
値化回路BNで２値化されて、パターンが有る部分は論理
「１」、無い部分は論理「０」となる被検査画像情報と
なり、検査回路IPに出力される。

計算機CPは、撮像装置IDで撮像した被検査パターンに
対応する参照画像情報を、外部記憶装置OMから読み取っ
てパターン変形回路DFに出力する。変形回路DFは、参照
画像情報が表す参照パターンを被検査パターンに対応す
べく拡大または縮小させた後、検査回路IPに送る。

検査回路IPは、互いに同期した状態で時系列的に入力
されてくる被検査画像情報と参照画像情報とを比較し、
両画像情報の示すパターンに欠陥とみなすべき相違があ
ると、欠陥情報を計算機CPに出力する。計算機CPは、こ
の欠陥情報を外部記憶装置OMに送りそこに記憶させると
共に、表示装置VDに表示させる。より詳述すると、第３
図において、検査回路IPを構成する直接比較回路IPaと
特徴抽出回路IPbとは、変形回路DFからの参照画像情報
と２値化回路BNからの被検査画像情報とを共に受け、そ
れぞれ異なる処理方式で両画像情報を比較することによ
り欠陥検査を行ない、第１欠陥情報と第２欠陥情報とを
第２図の計算機CPに送る。計算機CPは両欠陥情報を編集
して、外部記憶装置OMと表示装置VDに送る。この編集法
については後述する。

第１図において、直接比較回路IPaに時系列的に入力
されてくる参照画像情報と被検査画像情報とは、切出回
路IPa1、IPa2にそれぞれ入力され、９×９画素に展開さ
れる。９×９画素の参照画像情報と被検査画像情報のう
ち、座標（5,E）の中心画素に入力されてきた情報は、
イクスクルーシブオア回路IPa3に入力され、イクスクル
ーシブオア回路IPa3は、両入力情報が不一致の場合、す
なわち被検査パターンに欠陥がある場合には論理
「１」、一致する場合には論理「０」の出力を、アンド
回路IPa11、IPa12の一方の入力端子に送る。

第14図（ａ）、（ｂ）は、検査回路IPに時系列的に入
力してくる参照画像情報と被検査画像情報とを64×64画
素の処理単位で展開し、パターン化した状態を示してい
る。同図（ｃ）はイクスクルーシブオア回路IPa3の出力
を同処理単位で展開した状態を示している。同図（ａ）
の参照画像情報に対応する参照パターンPTr（ハッチン
グ図示）と、同図（ｂ）の被検査画像情報に対応する被
検査パターンPTi（ハッチング図示）とを重ね合わせ、
重ならないところを抜き出したのが、同図（ｃ）の欠陥
パターンPTd1（ハッチング図示）となっており、これは
イクスクルーシブオア回路IPa3の出力に対応する。

切出回路IPa1、IPa2によって切り出された９×９画素
の参照画像情報と被検査画像情報のうち、第17図で〜
の数字を付した69の画素に入力してくる参照画像情報
と被検査画像情報とは、それぞれ禁止帯作成回路IPa9、
IPa10にそれぞれ並列的に入力される。両禁止帯作成回
路IPa9、IPa10は、このとき第２図の計算機CPから出力
される選択制御信号によって第３の出力が選択されてい
るものとする。禁止帯作成回路IPa9、IPa10における第
３の出力は、第17図で、、の数字が付された画素
の情報が全部論理「１」か論理「０」のとき、すなわち
エッジが検出されないときに限って、論理「１」の出力
をアンド回路IPa11、IPa12の他方の入力端子に送って、
欠陥検出を可能にするものであり、エッジを中心にして
３画素ずつ、計６画素までの部分は禁止帯とされ、参照
パターンPr、被検査パターンPiのエッジを中心にした６
画素分の領域における欠陥検出は禁止される。

両アンド回路IPa11、IPa12の出力端子は、オア回路IP
a13の両入力端子に接続される。

第14図（ｄ）、（ｅ）は、禁止帯作成回路IPa9、IPa1
0の出力を、同図（ｆ）はオア回路IPa13の出力を64×64
画素の処理単位で展開してパターン化した状態をそれぞ
れ示している。同図（ｄ）ではパターンPTrのエッジを
中心にして設けられた禁止帯PHrがハッチングで示され
ており、同図（ｅ）ではパターンPTiのエッジを中心に
して設けられた禁止帯PHiがハッチングで示されてい
る。

同図（ｄ）の禁止帯PHrと、同図（ｃ）の欠陥パター
ンPTd1と重ね合わせ、重ならないところを抜き出したの
が同図（ｆ）に右上がりのハッチングで示した部分であ
り、同図（ｅ）の禁止帯PHiと、同図（ｃ）の欠陥パタ
ーンPTd1とを重ね合わせ、重ならないところを抜き出し
たのが同図（ｆ）に右下がりのハッチングで示した部分
であり、これらのハッチング部分を合わせたものが、同
図（ｆ）にハッチングで示した欠陥パターンPTd2であ
る。これはオア回路IPa13の出力に対応するものであ
る。

アンド回路IPa11、IPa12、オア回路IPa13の如く論理
回路を構成したことにより、欠陥検出の精度が向上す
る。例えば、エッジから離隔したところに位置する所謂
孤立欠陥であって、そのサイズが禁止帯中に隠れてしま
う程度のものの検出に、この論理回路は有効である。こ
の孤立欠陥がパターンが無いべきところに有る所謂黒欠
陥の場合は、被検査パターンの中にのみパターンとして
表れるため、イクスクルーシブオア回路IPa3の出力から
欠陥パターンとして検出できるが、この被検査パターン
を基にして禁止帯作成回路IPa10が形成した禁止帯の中
にこの欠陥パターンが埋もれてしまい、アンド回路IPa1
2からは欠陥パターンの出力が得られない。しかし、参
照パターンの中には黒欠陥は表れないので、参照パター
ンを基にして禁止帯作成回路９が作成した禁止帯にこの
欠陥パターンが埋もれることはなく、アンド回路IPa11
からは欠陥パターンの出力を得ることができる。逆に孤
立欠陥がパターンが有るべきところに無い所謂白欠陥の
場合は、参照パターンの中にのみパターンとして表れる
ため、イクスクルーシブオア回路IPa3の出力から欠陥パ
ターンとして検出できるが、この参照パターンを基にし
て禁止帯作成回路IPa9が形成した禁止帯の中にこの欠陥
パターンが埋もれてしまい、アンド回路IPa11からは欠
陥パターンの出力が得られない。しかし、被検査パター
ンの中には白欠陥は表れないので、被検査パターンを基
にして禁止帯作成回路10が作成した禁止帯にこの欠陥パ
ターンが埋もれることはなく、アンド回路IPa12からは
欠陥パターンの出力を得ることができる。

欠陥パターンPTd2の有無を表す情報となるオア回路IP
a13の出力は、切出回路IPa4に送られる。切出回路IPa4
は、切出回路IPa1、IPa2と同一の構成である。９×９画
素の直列入力並列出力形シフトレジスタに展開される情
報の一部は、サイズ判定回路IPa5に入力される。

方向別サイズ判定回路IPa5を構成する各サイズ判定回
路PL1〜PL4（第10図）のそれぞれが、第６図〜第９図に
おいてハッチングで示した、０゜、45゜、90゜、135゜
の各方向用サイズ判定情報を切出回路IPa4から受けて、
０゜方向に７画素以上、45゜方向に４画素、90゜方向に
５画素、135゜方向に４画素であることを示すサイズ情
報を出力したとする。そうすると、最大サイズ判別回路
IPa6のPROM PR1は、０゜、45゜用サイズ判定回路PL1、
PL2から７画素以上のサイズ情報と４画素のサイズ情報
とを計６本のアドレス線から受けることになる。その
時、サイズ判定禁止回路IPa7からは何れの方向のサイズ
判定も禁止しない旨の情報を２本のアドレス線から受け
ていたとすると、同PROM PR1は、アドレス線の入力に
より指定されるメモリセルの内容を４ビットのデータ線
から読み出す。その内容は、欠陥のサイズが７画素以
上、その方向が０゜であることを示すように予め設定さ
れている。

一方、PROM PR2は、90゜、135゜用サイズ判定回路PL
3、PL4から５画素のサイズ情報と４画素のサイズ情報と
を計６本のアドレス線から受けることになる。この時、
サイズ判定禁止回路IPa7から90゜の方向のサイズ判定も
禁止する旨のサイズ判定禁止情報を２本のアドレス線か
ら受けていたとすると、同PROM PR2は、アドレス線の
入力により指定されるメモリセルから欠陥のサイズが４
画素、その方向が135゜であることを示す情報をデータ
線から送出する。

このように、エッジと平行な方向のサイズを比較の対
象から除く処理は、被検査物WKがマスクやレチクル等の
場合に有効な処理である。エッジと直交する方向の突出
量が大きな欠陥は、それが黒欠陥のときは隣接するパタ
ーンと接触してブリッジを形成したり、逆に白欠陥のと
きは断線を起こしたりする。これは、エッジと直交する
方向の成分を持つサイズが、エッジと平行な方向のサイ
ズより重視されねばならないことを意味している。従っ
て、本実施例では、エッジと平行な方向のサイズを無視
して、エッジと直交する成分を持つサイズの重要度を相
対的に上げることとしたものである。

PROM PR3は、先のPROM PR1、PR2から計８ビットの
並列出力を８本のアドレス線で受け、アドレス線の入力
により指定されるメモリセルから欠陥のサイズが７画素
以上、その方向が０゜であることを示す情報を５本のデ
ータ線から計算機CPに出力する。

第１図、第11図において、エッジ検出回路EDは、第12
図に（１）〜（８）を付した８つの座標の画素情報を切
出回路IPa1から受け、（７）、（８）、（１）、（２）
の４ビットの情報が全て論理「１」であり、かつ（３）
〜（６）の４ビットの情報が全て論理「０」であるか、
またはその逆の論理であったとすると、参照画像情報が
90゜のエッジを表現していると判断し、４ビットの並列
出力のうち第３位の桁のビットを論理「１」とし、残り
の３ビットを論理「０」とする。この４ビットのエッジ
検出情報は、エッジが存在し、その方向が90゜であった
ことを示す。

拡大回路ELは、90゜のエッジが存在したことを示す４
ビットのエッジ検出情報を５×５画素に拡大し、サイズ
判定禁止情報として、第10図で説明したPROM PR2に送
る。PROM PR2は、このエッジ検出情報を受けて、90゜
方向のサイズを比較対象から除く。

第15図（ａ）〜（ｄ）は、第14図（ａ）の参照パター
ンPTrのエッジ検出とその結果の拡大とを行った場合の
模式図を示している。同図（ａ）は０゜のエッジの検出
拡大を、同図（ｂ）は45゜のエッジの検出拡大を、同図
（ｃ）は90゜のエッジの検出拡大を、同図（ｄ）は135
゜のエッジの検出拡大をそれぞれ示しており、ハッチン
グを付した箇所では、サイズの判定が禁止される。

計算機CPは、最大サイズ判定回路IPa6から最大サイズ
情報と方向情報とからなる欠陥情報を、拡大回路ELから
サイズ判定禁止情報を、タイミング調整回路IPa8から白
黒判別情報を、特徴抽出回路IPbから欠陥情報を受け
て、次の処理を行う。

i.計算機CPは、最大サイズ情報が次々と入力してくる
が、前記64×64画素の処理単位の中で最大のものをその
処理単位の欠陥のサイズとする。そのための信号処理と
しては、新しいサイズ情報が入力してくる度に、前回入
力されてメモリに格納されている旧いサイズ情報と比較
し、新しいサイズ情報がより大きい場合は、メモリの内
容をこれで更新する。この処理を前記処理単位の範囲内
で行い、最終的に残ったサイズ情報をこの処理単位の欠
陥として、その処理単位の座標（これは例えば撮像装置
のサンプリングパルスを計数することで分かる）、その
欠陥のサイズ情報と方向情報、その欠陥が検出された時
の白黒判定情報とサイズ判定禁止情報等を外部記憶装置
OMに記録したり、また表示装置VDに表示させたりする。
表示装置VDのCRTでは、例えば512×512画素で全画面を
構成し、そこに、参照パターンと被検査パターンとを重
ねて表示し、欠陥のある処理単位を64×64画素の大きさ
の枠で表示すると共に、その欠陥の種類を枠内に表示す
る等の画像処理を行うと好適である。そのための技術
は、特開昭59−77576号に開示されている。欠陥の種類
とは、例えばエッジに近接したエッジ欠陥や、エッジか
ら分離した孤立欠陥等の種別をいう。これは計算機CP
が、サイズ判定禁止情報が有る場合はエッジ欠陥と判断
し、無い場合はエッジから離れた孤立欠陥と判断するこ
とにより実現される。

ii.処理単位内で直接比較回路IPaが欠陥を検出できず、
第１欠陥情報が得られなかった場合、電算機CPは、特徴
抽出回路IPbからの第２欠陥情報を取り込み、前記外部
記録装置OMに記録し、また前記CRT等に表示させる。す
なわち、電算機CPは、第１欠陥情報があるときは、これ
を第２欠陥情報に優先して取り扱い、第１欠陥情報を検
査装置全体の欠陥情報（第３欠陥情報）として取り扱
い、第１欠陥情報がないときは第２欠陥情報を第３欠陥
情報として取り扱う、編集手段として機能する。直接比
較回路IPaは、擬似欠陥を排除するためにエッジ近傍に
禁止帯を設けてその中での欠陥検出を禁止している。そ
のため、禁止帯中に存在する真の欠陥までを見落す虞が
ある。しかし、特徴抽出回路IPbは欠陥のサイズは検出
し得ないが、直接比較回路IPaが見落とす禁止帯内の欠
陥も含めて被検査パターン全体に存在する欠陥の有無を
検出しうるので、欠陥検査の精度が保証される。

この他の編集法としては、例えば次のようなものが挙
げられる。第１欠陥情報の示すサイズを判定して、それ
が所定サイズ（例えば２画素）以下の欠陥であることを
示している場合は、第２欠陥情報の方を第３欠陥情報と
して出力する。

尚、欠陥の方向情報の利用法としては、欠陥の種類の
判定が挙げられる。例えば、第16図に示すように、２つ
のエッジ欠陥De1、De2の間に、連続して孤立欠陥Diが挟
まれており、その欠陥の方向が同じ場合であって、各欠
陥が白欠陥の場合は断線欠陥、黒欠陥の場合はブリッジ
欠陥と、計算機CPが判断できる。

次に、特開昭58−134429号に開示したものとは異なる
新規な構成の特徴抽出回路IPbを、第18図ないし第36図
を用いて説明する。

以下に説明する特徴抽出回路は、次の３つの要素で構
成されたことを特徴とするものである。

i.前記パターンのエッジを前記被検査画像情報から検知
し、その角度と位置とに関する被検査エッジ情報を出力
する被検査エッジ情報発生手段（７） ii.前記設計情報に基づいて前記パターンが理想的に形
成された場合のエッジを前記参照画像情報から検知し、
該エッジの角度と位置とに関する参照エッジ情報を出力
する参照エッジ情報発生手段（18） iii.前記被検査エッジ情報と参照エッジ情報とを受け、
一方のエッジ情報が示すエッジの角度と位置とに基づい
て定められる許容範囲内に、他方のエッジ情報が存在し
ないことを検知して欠陥情報を発生する欠陥情報発生手
段（８、９、11、19〜21） そして、その作用を要約すると次のようになる。

参照エッジ情報発生手段（18）からの参照エッジ情報
と、被検査エッジ情報発生手段（７）からの被検査エッ
ジ情報とを、欠陥情報発生手段（８、９、11、19〜21で
比較する際、参照エッジ情報に許容範囲を付与したとす
ると、欠陥の判定は次のようになる。すなわち、被検査
エッジ情報の内容が、位置（x,y）、角度θ゜を示して
いるのに対し、参照エッジ情報が、（ｘ±Δx,y±Δ
ｙ）の位置範囲内で、θ゜±Δθ゜の角度範囲内に入る
角度を示していない場合は、欠陥と判定する。この欠陥
の内容は、位置（x,y）の被検査物WKの被検査パターン
に角度θ゜のエッジが検出されたのに対し、（ｘ±Δx,
y±Δｙ）の位置範囲内の参照画像情報にθ゜±Δθ゜
の角度範囲内に入る角度のエッジが検出されなかったと
いうものである。

以下、新規な特徴抽出回路IPbを詳細に説明する。

第18図は特徴抽出回路IPbのブロック図である。

２値化回路BNからの被検査画像情報は切出回路６に出
力される。

切出回路６は、第１図、第４図の切出回路IPa1、IPa2
と同様の機能を果たすものであるが、その具体的構成は
第19図に示すように異なる。同図において、601は２値
の入力画像情報、602はタイミング信号、603はコントロ
ール回路、604はデータ並べかえ回路、611〜615はスリ
ーステートバッファ、621〜625はそれぞれ少なくとも51
2アドレス×４ビットの記憶容量をもつランダムアクセ
スメモリ（RAM）、631〜635は５ビットのシフトレジス
タである。撮像装置IDの１走査線に対応する512画素の
画像情報を１ラインと呼ぶことにすると、入力画像情報
601として、512画素×Ｎラインのデジタル画像情報が入
力される。

最初のライン（ライン１）が入力されている時、コン
トロール回路603は、スリーステートバッファ611をON
（信号を通して、メモリ621のデータバスに供給する状
態）、612〜615をOFF（信号を通さず、出力をハイイン
ピーダンスとし、前記メモリ622〜625のデータバスに信
号を供給しない状態）にして、メモリ621に書き込みを
行なわせる。この動作により、入力画像情報601のライ
ン１の512画素の画像情報はメモリ621の各アドレスに書
き込まれるが、メモリ621は同時に、入力画像情報と同
じ信号を並べかえ回路604に出力する。

次に、ライン２が入力されている間、コントロール回
路603は、スリーステートバッファ612をON、611、613〜
615をOFFの状態にし、メモリ622にライン２の画像情報
の書き込みを行なわせる。同時に、メモリ621は先に書
き込んだライン１の画像情報を読み出して並べかえ回路
604に出力し、またメモリ622は入力されるライン２の画
像情報と同じ情報を並べかえ回路604に出力する。この
様にして１ライン毎にメモリを次々とかえて、画像情報
を書き込み、書き込み状態でないメモリは読み出し状態
にしておくと、入力画像601がライン５の時には、メモ
リ621はライン１の画像情報の読み出し、メモリ622はラ
イン２の画像情報の読み出し、メモリ623はライン３の
画像情報の読み出し、メモリ624はライン４の画像情報
の読み出し、メモリ625はライン５の画像情報の書き込
み、という状態になる。そして並べかえ回路604には、
入力画像情報601と同じ信号（０ライン遅れ）から同信
号601を４ライン遅延させた信号（４ライン遅れ）まで
の５本の画像情報が入力されている。次のライン６の画
像情報が入力した時には、書き込むメモリをメモリ621
に選べば、やはり並べかえ回路604には、その時の入力
画像情報601に対して０ライン遅れ〜４ライン遅れの５
本の画像情報が入力される。この様な動作を続けること
によって、並べかえ回路604には常に入力画像情報601に
対して０ライン遅れ〜４ライン遅れの５本の画像情報が
入力される。しかし、その５本の入力のうち、どれが何
ライン遅れの信号かは一定しておらず、入力画像情報60
1が１ライン入力する度に変化する。

データ並べかえ回路604は、PLDで構成されており、コ
ントロール回路603からの制御信号によって、１ライン
分の画像情報が入力する度にこれら５本の入力信号が出
力する端子を切り換え、シフトレジスタ631〜635に出力
される画像情報が、それぞれ常に０ライン遅れ〜４ライ
ン遅れの画像情報になるようにする。

コントロール回路603は、撮像装置IDのサンプリング
クロック（以下基本クロックという）などのタイミング
信号602を受けて、以上のようにスリーステート・バッ
ファ611〜615のON、OFFのコントロール、メモリ621〜62
5のアドレスコントロールと書き込み・読み出しのコン
トロール、並べかえ回路604のコントロールを行なう。

シフトレジスタ631〜635は、それぞれ５ビットの直列
入力並列出力形シフトレジスタであり、クロック入力に
同期して、データ入力としての入力画像情報を１画素
（１ビット）ずつシフトしていく。各シフトレジスタ63
1〜635の各段にセットれた各信号は同時に並列出力され
る。かくして５×５画素構成である窓の被検査画像情報
（シフトレジスタ631〜635からの出力信号）が得られ
る。

第20図は５×５の窓の構成を示す模式図であり、同図
に示すように窓の被検査画像情報には、撮像装置IDの走
査線方向すなわち横方向に１から５までの番号が、縦方
向にＡからＥまでの番号がそれぞれ付されており、この
番号を指定することにより、窓の被検査画像情報の特定
画素を指定できるようになっている。

本実施例の切出回路６が出力する窓の被検査画像情報
は、後段のエッジ画像作成回路７が必要とする窓のデー
タが３×３画素であるので、第20図の横方向の１〜３、
縦方向のＡ〜Ｃを使用して、第21図の概念図に示す構成
になる。この場合、スリーステートバッファ614、615、
メモリ624、625、シフトレジスタ634、635はそれぞれ不
要となるが、本実施例では、第18図の切出回路６、８、
17、19（８、17、19については後述）をメモリ部分を共
用して構成しているので、これらのうちメモリ624、625
は省略することなくそのままにしておく。

尚、切出回路６の実際の出力は、各画素に対応した９
ビットの並列出力となる。

メモリ621〜625は、512バイトで語長が４ビット（512
×４ビット）のメモリであるので、第19図の605の回路
は切出回路の４つ分の働きをすることができる。すなわ
ち、１つのアドレスの読み出しで同時に４ビットの信号
を並列的に出力できるのであるから、スリーステート・
バッファ611〜615、並べかえ回路604、シフトレジスタ6
31〜635と同様の回路を３組分追加し、４ビット（４種
類）の信号をメモリ621〜625に並列的に書き込み、並列
的に読み出すように設定しているので、同じタイミング
で動く４個の切出し回路６、８、17、19を作ることがで
きる。

切出回路６から９ビットの並列出力の形で出力される
窓の被検査画像情報は、被検査エッジ画像作成回路７に
入力される。エッジ画像作成回路７は、第22図（ａ）〜
（ｄ）に示す様なテンプレートを用いて、被検査画像情
報の輪郭を抽出した被検査エッジ情報を作成する。すな
わち、３×３ビットの中心に論理「１」が、その上下左
右の何れか１つに論理「０」が配された第22図の（ａ）
〜（ｄ）の４つのテンプレートと、切出回路６からの被
検査画像情報とを付き合わせ、少なくとも１つのテンプ
レートと同じ配列の部分が見出せたなら、テンプレート
の条件が成立したものとする。つまり、中心に論理
「１」があり、その上下左右の何れかに論理「０」があ
れば、テンプレートの条件が成立したとして論理「１」
を、テンプレートの条件が１つも成立しないときは論理
「０」を出力する。その結果、このエッジ画像作成回路
７から得られる被検査エッジ情報は、被検査画像情報の
中に含まれるパターンの輪郭部（論理「０」と接する論
理「１」の部分）で論理「１」となり、他の部分で論理
「０」となる。

なお、被検査エッジ画像作成回路７の出力の形態は、
１本のラインから出力される時系列信号である。

被検査エッジ画像作成回路７で作成された被検査エッ
ジ情報は、切出回路８で５×５画素の局所領域を切り出
され、被検査エッジ角度検出回路９に送られる。前述の
ように、切出回路８は切出回路６と同様に構成され、第
20図のような窓のエッジ情報を作成する。ただし、５×
５画素なので、シフトレジスタ634、635は必要となる。
切出回路８の実際の出力は、各画素に対応した25ビット
の並列出力となり、被検査エッジ角度検出回路９に送ら
れる。

被検査エッジ角度検出回路９では、被検査画像情報に
基づく窓のエッジ情報に、論理「１」が種々の形態で配
列された第23図乃至第33図のテンプレートを当てはめ、
０゜、45゜、90゜、135゜にそれぞれ対応する４ビット
の被検査エッジ角度信号を作成する。すなわち、４種の
角度を検出するため第１表に示すように４つにグループ
分けされたテンプレート群を、窓のエッジ情報に当ては
め、テンプレート群の中の少なくとも１つのテンプレー
トの条件が成立したら、すなわちテンプレートの論理
「１」と同じ配列の論理「１」を持つ被検査エッジ情報
が検出されたら、そのテンプレートの属するテンプレー
ト群に対応する角度のエッジが存在したと判断し、４ビ
ットのうちその角度に対応するビットに論理「１」を立
てたエッジ角度信号を発生し、後述の比較回路11に送
る。このエッジ角度信号は、４ビットの並列出力であ
る。

このエッジ角度検出の処理は、被検査物のパターンに
おける種々の角度のエッジの全てを、０゜、45゜、90
゜、135゜の４種の角度のエッジとしてまるめることに
相当する。例えば、22.5゜のエッジでは、０゜もしくは
45゜、またはその双方のエッジ角度信号が出る。つま
り、角度検出に許容範囲を持たせるように、各テンプレ
ートの配列の選択、およびグループ分けがなされてい
る。

第１表で「高感度パターン検査時」というのは、たと
えば、45゜と判断するエッジの種類を増やすことによっ
て欠陥検査の高感度化をはかるものである。パターン欠
陥検査の用途により、“低感度”と“高感度”を切りか
えられる様にしておくか、又は両方の感度で欠陥検査し
て異なる欠陥出力信号を得、計算機CPで適当な方を選べ
ばよい。ここでは、回路規模の小さくてすむ前者で説明
を進める。

テンプレートの数は、第１表に示す様に、かなり多く
なるが、PROM、PLDなどを用いることにより、非常に少
ない（たとえば数個）のICで実現できる。この場合、PR
OM、PLDの入力信号線として窓のエッジ画像信号の他に
高感度／低感度の切換え信号線を入れておけば、感度切
換えは容易である。

一方第２図の変形回路DFより出力された参照画像情報
は、２値化回路BNから出力される被検査画像情報と同様
に、第18図の切出回路17で３×３画素の窓の参照画像情
報を切出され、参照エッジ画像作成回路18により、参照
エッジ情報にされる。この参照エッジ情報は、切出回路
19で５×５画素の窓の参照エッジ情報として切り出され
る。

切出回路17および19は、前述の様に、切出回路６のメ
モリ部分を共用して作られた回路で、それぞれ第21図、
第20図の様な窓の出力を行なう。参照エッジ画像作成回
路18は、被検査エッジ画像作成回路７と同様な回路で、
参照画像情報のエッジ画像信号を作成する。

参照エッジ角度検出回路20は、被検査エッジ角度検出
回路９に類似した方法により、切出回路19からの窓の参
照エッジ画像信号にテンプレートを当てはめて、参照エ
ッジ角度信号を作成する。テンプレートは、第２表に従
って適用される。ここで、高感度パターン欠陥検出時
と、低感度パターン欠陥検出時とで、特にテンプレート
は変えない。この参照エッジ角度検出回路20は、被検査
エッジ角度検出回路９と同様に、０゜、45゜、90゜、13
5゜の４種の角度に対応する４ビットの参照エッジ角度
信号を出力する。ただし、０゜、45゜、90゜、135゜の
各角度としてとられる参照エッジ画像のエッジ角度の範
囲は、被検査エッジ角度検出の場合に比べて若干広くな
るようにテンプレートが考慮されている。これは、被検
査エッジ情報に対して参照エッジ情報に角度の許容範囲
を付与することに相当する。第１表のテンプレートの数
が第２表のそれに比べて数が多いのは、次の理由によ
る。つまり撮像装置IDによるアナログ画像情報を２値化
回路BNで２値化すると、２値化誤差が不可避的に生じる
が、この２値化誤差による画像１画素分の凹凸を欠陥と
して検出せずに許容し、なおかつ高感度な検査を行なう
ために検出しうるエッジ形状の１つ１つを考慮している
ためである。これに対し、第２表の方は１画素分の凹凸
がない画像を対象にすればよいので単純化できるもので
ある。

なお、被検査画像情報を対象とする第１表、参照画像
情報を対象とする第２表は共に、第34図（ａ）に示すよ
うにパターンのコーナー部では45゜のエッジ角度信号が
出る様になっている。これは第34図（ｂ）の様なコーナ
ーの小さな丸みを欠陥と判定しない様にするためであ
る。ただし、この場合でも第34図（ｃ）の様な欠陥は13
5゜というエッジ角度信号が出るので欠陥として検出で
きる（比較法は後述）。

被検査エッジ角度検出回路９から出力される４ビット
の被検査エッジ角度信号と、参照エッジ角度検出回路20
から出力される４ビットの参照エッジ角度信号とを、後
述の比較回路11で比較対照し、両者が表すエッジの角度
（４ビットのデータ内容）と位置（出力のタイミング）
とが一致するか否かで、被検査パターンが正常か欠陥か
が判定できるわけであるが、このままでは次のような原
因で誤判定を行ってしまうという問題があった。すなわ
ち、２値化回路BNにおける２値化誤差、被検査物WKの製
造上の許容範囲内の誤差、ステージST等による位置合わ
せ誤差等の原因により、両エッジ角度信号の表す位置に
ずれが生じてしまい、これにより正常なものを欠陥と誤
判定する問題があった。２値化誤差等により角度のずれ
も生ずるが、これに対しては前述のようにテンプレート
の形状を考慮することによって参照画像情報のエッジ角
度を検出する際に許容範囲を付加してある。

そこで本実施例は両エッジ角度信号のずれからくる誤
判定を防止するため、被検査エッジ角度信号が表す位置
を中心とした、ある拡がりを持った許容範囲を設定し、
この許容範囲内に被検査エッジ角度信号と一致する参照
エッジ角度信号が存在するか否かを検出する。このた
め、参照エッジ角度検出回路20の出力を拡大回路21で拡
大する。どのくらい拡大すれば良いかは、比較回路11で
どのくらい許容範囲を設定するかによる。これは被検査
物WKの製造精度、撮像装置IDの倍率などによるが、ここ
では±４画素（ビット）の許容範囲を設けるものとす
る。すると、拡大回路21は、１画素分の参照エッジ角度
信号を核にして、その周囲４画素分の範囲を同じ論理
「１」の信号で埋めることになり、１画素分の参照エッ
ジ角度信号が９×９画素に拡大される。

拡大回路21の具体例を示すブロック図を第35図に示
す。第35図において、2101は４ビットの参照エッジ角度
信号のうちの１ビット分の信号、2102はタイミング信号
である。2103は、切出回路６における606（第19図）と
同様の原理で、メモリにより構成される、０〜８ライン
の遅延を行なう遅延回路で、入力された１ビット分のエ
ッジ角度信号2101に対して０ライン遅れ（2111）、１ラ
イン遅れ（2112）、２ライン遅れ（2113）、・・・・
・、８ライン遅れ（2114）のエッジ角度信号を出力す
る。これら９本の信号は論理和ゲート2104に入力され、
論理和がとられ、９段（９ビット）の直列入力並列出力
形のシフトレジスタ2105に入力される、９ビットのシフ
トレジスタの各段の出力は、論理和ゲート2106で論理和
がとられ、この出力2107が、参照エッジ角度信号2101を
拡大した拡大参照エッジ角度信号となる。2103は、第19
図の606を拡張したもので、メモリ９個を含む。切出回
路６、８、17、19の場合の様に、このメモリに１回の読
み出しで４ビットのデータが並列的に得られるメモリを
使うことにより、４ビットの参照エッジ角度信号のため
の４つの拡大回路を作る。すなわち、残りの３ビット分
の参照エッジ角度信号の拡大のためには、論理和ゲート
2104、シフトレジスタ2105、論理和ゲート2106からなる
回路をあと３組用意して、並列的に４ビットの拡大参照
エッジ角度信号を得る。

比較回路11は、第36図に示すように、拡大回路21の４
ビットの並列出力21a〜21dのそれぞれの論理値を反転し
た並列出力と、被検査エッジ角度検出回路９の４ビット
の並列出力9a〜9dとの対応するビット同士の論理積を、
４つの論理積ゲート1101（１つだけ図示）を通して得
る。その論理積の出力（４ビットの並列出力）を不図示
の欠陥情報記憶回路に出力する。

例えば、被検査画像情報に基づく被検査エッジ角度検
出回路９から、０゜のエッジ角度信号（出力9aが論理
「１」となった信号）が入ってきたとき、参照画像情報
を対象とする拡大回路21より０゜のエッジ角度信号（出
力21aが論理「１」となった信号）が入っていなけれ
ば、欠陥と判定する。

このことは、被検査物WKの小領域のパターンの０゜の
エッジに対し、設計情報の対応する位置から±４画素
（ビット）の許容範囲内に０゜のエッジがなかったこと
を意味している。

ところで、被検査エッジ角度信号と、参照エッジ角度
信号とは異なった径路を通って、比較回路11に到達する
ために、途中の各回路で異なる量の遅延を受ける。従っ
て、両信号の位置的対応をとる必要がある。そのために
は、比較回路11に入力される時点で、９×９ビットに拡
大された参照エッジ角度信号の中心の１ビットと、その
中心に対応する被検査エッジ信号の１ビットとが、同時
に比較回路11に入力されるように、ステージSTを不図示
の駆動手段で制御すればよい。

不図示の欠陥情報記憶回路は、比較回路11から入力さ
れる欠陥情報をその位置（信号の到着した時刻からわか
る）に対応したアドレスの記憶回路に記憶する。記憶さ
れた欠陥情報は一定量毎にまとめて第２図の計算機CPに
読み出され、外部記憶装置OMに記憶される。

〔発明の効果〕 以上のように、本発明のパターン欠陥検査装置によれ
ば、第１欠陥情報から欠陥のサイズを判定できるので、
欠陥修正に要するコスト算定が可能となる。また第１欠
陥情報が得られないときは、欠陥のサイズは検出できな
いが禁止帯中の真の欠陥を検出し得る特徴抽出手段から
得られる第２欠陥情報を得ることができる。

【図面の簡単な説明】

第１図は直接比較回路IPaの構成を示すブロック図、第
２図は本発明に係るパターン欠陥検査装置全体を示すブ
ロック図、第３図は検査回路IPの構成を示すブロック
図、第４図は切出回路IPa1の構成を示す回路図、第５図
は切出回路IPa1、IPa2による９×９画素のウインドを示
す模式図、第６図乃至第９図は各方向のサイズ判定のた
めに利用される情報の座標を示す模式図、第10図は方向
別サイズ判定回路IPa5と最大サイズ判別回路IPa6との構
成を示すブロック図、第11図はサイズ判定禁止回路IPa7
の構成を示すブロック図、第12図はエッジ検出回路EDが
受ける情報の座標を示す模式図、第13図は拡大回路ELの
構成を示す回路図、第14図、第15図は直接比較回路IPa
の欠陥検査の処理をパターン化して示した模式図、第16
図は断線欠陥またはブリッジ欠陥を示す拡大図であり、
第17図は禁止帯作成回路IPa9、IPa10にそれぞれ並列的
に入力される参照画像情報と被検査画像情報との座標を
示す模式図、第18図は特徴抽出回路IPbのブロック図、
第19図は切出回路６の構成を示すブロック図、第20図は
５×５の窓の構成を示す概念図、第21図は３×３の窓の
構成を示す概念図、第22図（ａ）〜（ｄ）はエッジ画像
作成回路７、18で採用されるテンプレートを示す概念
図、第23図乃至第33図はエッジ角度検出回路９、20で採
用されるテンプレートを示す概念図、第34図は３種のパ
ターンのコーナー部を示す拡大図、第35図は拡大回路21
の具体例を示すブロック図、第36図は比較回路11の具体
例を示す回路図である。 〔主要部分の符号の説明〕 ID、BN……被検査画像情報発生手段 OM、DF……参照画像情報発生手段 IP……検査手段 IPa……直接比較手段 IPb……特徴抽出手段 CP……編集手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】設計情報に基づいて形成された被検査パタ
   ーンを有する被検査物を撮像して、該被検査パターンに
   対応する被検査画像情報を出力する被検査画像情報発生
   手段と、 前記設計情報を前記被検査画像情報と比較しうる形に処
   理して参照画像情報として出力する参照画像情報発生手
   段と、 前記被検査画像情報と前記参照画像情報とを比較して、
   その結果から前記被検査パターンの欠陥を検出する検査
   手段とを有する欠陥パターン検査装置において、 前記検査手段は、直接比較手段と、特徴抽出手段と、編
   集手段とを含み、該直接比較手段は、前記被検査パター
   ンのエッジ近傍を禁止帯となして前記比較の対象から除
   くと共に、それ以外の部分に存する欠陥の有無をその欠
   陥のサイズとを検出して第１欠陥情報として出力し、 前記特徴抽出手段は、前記禁止帯に存する欠陥も含めて
   前記被検査パターン全体に存する欠陥の有無を検出して
   第２欠陥情報として出力し、 前記編集手段は、前記両欠陥情報を受入れ、 第１欠陥情報と第２欠陥情報の両方がそれぞれの前記
   手段から出力された場合には、第１欠陥情報のみを出力
   し、 第２欠陥情報が出力されず、第１欠陥情報のみが前記
   手段から出力された場合には、第１欠陥情報のみを出力
   し、 第１欠陥情報が出力されず、第２欠陥情報のみが前記
   手段から出力された場合には、第２欠陥情報のみを出力
   し、 第１欠陥情報と第２欠陥情報の両方が出力されない場
   合には、何も出力しない、 ことを特徴とするパターン欠陥検査装置。
2. 【請求項２】前記直接比較手段は、サイズ判定手段を含
   み、該サイズ判定手段は検出した欠陥の各種方向のサイ
   ズを比較し、それらの中から最大のものを選択して出力
   することを特徴とする特許請求の範囲第１項記載のパタ
   ーン欠陥検査装置。
3. 【請求項３】前記検査手段は、前記参照画像情報が表す
   エッジの方向を検出し、該エッジと平行な方向のサイズ
   を前記比較手段における比較対象から除くことを特徴と
   する特許請求の範囲第１項記載のパターン欠陥検査装
   置。