JPH0815207B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0815207B2 JPH0815207B2 JP61021292A JP2129286A JPH0815207B2 JP H0815207 B2 JPH0815207 B2 JP H0815207B2 JP 61021292 A JP61021292 A JP 61021292A JP 2129286 A JP2129286 A JP 2129286A JP H0815207 B2 JPH0815207 B2 JP H0815207B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- capacitor
- memory capacitor
- insulating film
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置に於いて、隣接するメモリ
・セルのメモリ・キャパシタを互いに相手方のアクセス
・トランジスタとの間に在る複数のワード線上にまで延
在させて、一部を２重に積層することに依り、従来のス
タックト・メモリ・キャパシタに比較して約1.5〜２倍
程度の容量を得ることができるようにしたものである。
・セルのメモリ・キャパシタを互いに相手方のアクセス
・トランジスタとの間に在る複数のワード線上にまで延
在させて、一部を２重に積層することに依り、従来のス
タックト・メモリ・キャパシタに比較して約1.5〜２倍
程度の容量を得ることができるようにしたものである。
本発明は、集積性を損なうことなく、メモリ・キャパ
シタの容量が大きくなるように構造を改良した半導体記
憶装置に関する。
シタの容量が大きくなるように構造を改良した半導体記
憶装置に関する。
一般に、前記種類の半導体記憶装置、即ち、ダイナミ
ック・ランダム・アクセス・メモリ（dynamic random
access memory:DRAM）の高集積化は等しく希求され
ているところである。
ック・ランダム・アクセス・メモリ（dynamic random
access memory:DRAM）の高集積化は等しく希求され
ているところである。
また、良く知られているように、DRAMは１個のアクセ
ス・トランジスタと１個のメモリ・キャパシタからなる
メモリ・セルのアレイを備えている。
ス・トランジスタと１個のメモリ・キャパシタからなる
メモリ・セルのアレイを備えている。
従って、前記のように、DRAMの高集積化を図る場合、
メモリ・セルの面積は小さくせざるを得ず、当然、メモ
リ・キャパシタの面積も小さくなるから、その容量も少
なくなる。
メモリ・セルの面積は小さくせざるを得ず、当然、メモ
リ・キャパシタの面積も小さくなるから、その容量も少
なくなる。
然しながら、メモリ・キャパシタの容量は、DRAMの動
作に関する信頼性、即ちS/Nの良否に密接に関連し、ま
た、放射線対策などの面からも、大きいほうが望まし
い。
作に関する信頼性、即ちS/Nの良否に密接に関連し、ま
た、放射線対策などの面からも、大きいほうが望まし
い。
そこで、従来、メモリ・キャパシタの容量を増加させ
る為に様々な研究・開発がなされている。
る為に様々な研究・開発がなされている。
第６図は従来のIMビットDRAMに用いられたスタックト
・メモリ・キャパシタを説明する為のもので、（Ａ）は
DRAMの要部切断側面図、（Ｂ）はその等価的な要部回路
図を表している。
・メモリ・キャパシタを説明する為のもので、（Ａ）は
DRAMの要部切断側面図、（Ｂ）はその等価的な要部回路
図を表している。
図に於いて、１はシリコン半導体基板、２はフィール
ド絶縁膜、3A及び3Bはビット線コンタクト用不純物拡散
領域、4A及び4Bはメモリ・キャパシタ電極コンタクト用
不純物拡散領域、WL0,WL1,WL2,WL3は第１層目導電層
（不純物含有多結晶シリコン）で形成されたワード線、
５は絶縁膜、6A及び6Bは第２層目導電層（不純物含有多
結晶シリコン）で形成されたメモリ・キャパシタの個別
電極、7A及び7Bはメモリ・キャパシタに於ける誘電体と
なる絶縁膜、８は第３層目導電層（不純物含有多結晶シ
リコン）で形成されたメモリ・キャパシタの共通対向電
極（セル・プレート）、９は燐珪酸ガラス（phosphosil
icate glass:PSG）からなる絶縁膜、BL及び▲▼は
Alからなるビット線をそれぞれ示している。
ド絶縁膜、3A及び3Bはビット線コンタクト用不純物拡散
領域、4A及び4Bはメモリ・キャパシタ電極コンタクト用
不純物拡散領域、WL0,WL1,WL2,WL3は第１層目導電層
（不純物含有多結晶シリコン）で形成されたワード線、
５は絶縁膜、6A及び6Bは第２層目導電層（不純物含有多
結晶シリコン）で形成されたメモリ・キャパシタの個別
電極、7A及び7Bはメモリ・キャパシタに於ける誘電体と
なる絶縁膜、８は第３層目導電層（不純物含有多結晶シ
リコン）で形成されたメモリ・キャパシタの共通対向電
極（セル・プレート）、９は燐珪酸ガラス（phosphosil
icate glass:PSG）からなる絶縁膜、BL及び▲▼は
Alからなるビット線をそれぞれ示している。
ここに示されたDRAMのメモリ・キャパシタに於ける誘
電体となる絶縁膜7A及び7Bはアクセス・トランジスタ上
にまで延在し且つ曲面をなす多結晶シリコンの個別電極
6A及び6B上とそれ等の側壁にまで形成されているので、
非常に大きな容量を得ることができ、３次元スタックト
・メモリ・キャパシタと呼ばれ、フォールデット・ビッ
ト線構成にも適用することができる。
電体となる絶縁膜7A及び7Bはアクセス・トランジスタ上
にまで延在し且つ曲面をなす多結晶シリコンの個別電極
6A及び6B上とそれ等の側壁にまで形成されているので、
非常に大きな容量を得ることができ、３次元スタックト
・メモリ・キャパシタと呼ばれ、フォールデット・ビッ
ト線構成にも適用することができる。
第６図に関して説明したDRAMのメモリ・キャパシタ
は、従来のプレーナ型メモリ・セルに於けるメモリ・キ
ャパシタ、即ち、誘電体となる絶縁膜がシリコン半導体
基板上に形成されているものと比較した場合は勿論のこ
と、オープン・ビット線構成を適用することができない
通常のスタックト・メモリ・キャパシタと比較しても遥
かに大きな容量を得ることができ、大変優れたものであ
るが、今後、実現しなければならない4MビットDRAMなど
を考えると、メモリ・セル１個当たりに割り当て可能な
面積は著しく小さくなるから、前記説明したメモリ・キ
ャパシタの構造を適用しても未だ容量不足となると思わ
れる。
は、従来のプレーナ型メモリ・セルに於けるメモリ・キ
ャパシタ、即ち、誘電体となる絶縁膜がシリコン半導体
基板上に形成されているものと比較した場合は勿論のこ
と、オープン・ビット線構成を適用することができない
通常のスタックト・メモリ・キャパシタと比較しても遥
かに大きな容量を得ることができ、大変優れたものであ
るが、今後、実現しなければならない4MビットDRAMなど
を考えると、メモリ・セル１個当たりに割り当て可能な
面積は著しく小さくなるから、前記説明したメモリ・キ
ャパシタの構造を適用しても未だ容量不足となると思わ
れる。
本発明は、第６図について説明したDRAMに於けるメモ
リ・キャパシタに簡単な改良を施すことに依って大容量
化し、一層の高集積化・中点高密度化に対応できる半導
体記憶装置を提供する。
リ・キャパシタに簡単な改良を施すことに依って大容量
化し、一層の高集積化・中点高密度化に対応できる半導
体記憶装置を提供する。
本発明に依る半導体記憶装置に於いては、１個のアク
セス・トランジスタ及び１個のメモリ・キャパシタから
なるメモリ・セルの隣接する２個を対とし、それぞれの
メモリ・キャパシタは互いに相手方のアクセス・トラン
ジスタ上にまで延在させて両者を２重に積層した構成を
採っている。
セス・トランジスタ及び１個のメモリ・キャパシタから
なるメモリ・セルの隣接する２個を対とし、それぞれの
メモリ・キャパシタは互いに相手方のアクセス・トラン
ジスタ上にまで延在させて両者を２重に積層した構成を
採っている。
前記手段を採ると、メモリ・キャパシタの面積、従っ
て、容量は、従来のスタックト・メモリ・キャパシタに
比較し、少なくとも1.5倍にはなるので、半導体記憶装
置を更に高集積化してメモリ・セルを小型にした場合で
も、必要な情報を蓄積するのに充分な容量を得ることが
でき、また、小型化しない場合には、S/Nが良好にな
り、ソフト・エラーに対する耐性が高くなる。
て、容量は、従来のスタックト・メモリ・キャパシタに
比較し、少なくとも1.5倍にはなるので、半導体記憶装
置を更に高集積化してメモリ・セルを小型にした場合で
も、必要な情報を蓄積するのに充分な容量を得ることが
でき、また、小型化しない場合には、S/Nが良好にな
り、ソフト・エラーに対する耐性が高くなる。
第１図乃至第５図は本発明一実施例を製造する場合を
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、第６図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、第６図に於いて用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
第１図参照 （１） 通常の技法を適用することに依り、シリコン半
導体基板１にフィールド絶縁膜２及びゲート絶縁膜2Gを
形成し、その上に不純物含有多結晶シリコンからなる第
１層目導電層を形成し、その第１層目導電層をパターニ
ングしてワード線WL0,WL1,WL2,WL3を形成する。
導体基板１にフィールド絶縁膜２及びゲート絶縁膜2Gを
形成し、その上に不純物含有多結晶シリコンからなる第
１層目導電層を形成し、その第１層目導電層をパターニ
ングしてワード線WL0,WL1,WL2,WL3を形成する。
（２） 前記各ワード線などをマスクとするセルフ・ア
ライメント方式のイオン注入法を適用することに依り、
Asイオンの打ち込みを行い、アクセス・トランジスタの
ソース及びドレイン各領域、即ち、ビット線コンタクト
用不純物拡散領域3A及び3B、メモリ・キャパシタ電極コ
ンタクト用不純物拡散領域4A及び4Bなどを形成する。
ライメント方式のイオン注入法を適用することに依り、
Asイオンの打ち込みを行い、アクセス・トランジスタの
ソース及びドレイン各領域、即ち、ビット線コンタクト
用不純物拡散領域3A及び3B、メモリ・キャパシタ電極コ
ンタクト用不純物拡散領域4A及び4Bなどを形成する。
（３） 化学気相堆積（chemical vapour depositio
n:CVD）法を適用することに依り、SiO2からなる厚さ約2
000〔Å〕程度の絶縁膜５を形成し、これに通常のフォ
ト・リソグラフィ技術を適用することに依りパターニン
グし、メモリ・キャパシタ電極コンタクト用不純物拡散
領域4Aに対する電極コンタクト窓5Aを形成する。
n:CVD）法を適用することに依り、SiO2からなる厚さ約2
000〔Å〕程度の絶縁膜５を形成し、これに通常のフォ
ト・リソグラフィ技術を適用することに依りパターニン
グし、メモリ・キャパシタ電極コンタクト用不純物拡散
領域4Aに対する電極コンタクト窓5Aを形成する。
第２図参照 （４） CVD法を適用することに依り、不純物含有多結
晶シリコンからなる厚さ約2000〔Å〕程度の第２層目導
電層を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りパターニングし、一方のメモリ・
キャパシタの個別電極6Aを形成する。尚、図から明らか
なように、個別電極6Aは隣接するアクセス・トランジス
タとの間に在る複数のワード線上にまで延在させてあ
る。
晶シリコンからなる厚さ約2000〔Å〕程度の第２層目導
電層を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りパターニングし、一方のメモリ・
キャパシタの個別電極6Aを形成する。尚、図から明らか
なように、個別電極6Aは隣接するアクセス・トランジス
タとの間に在る複数のワード線上にまで延在させてあ
る。
（５） 熱酸化法を適用することに依り、個別電極6Aの
側面も含めた表面に厚さ約100〔Å〕程度の絶縁膜7Aを
形成する。尚、この絶縁膜7Aは一方のメモリ・キャパシ
タの誘電体になることは勿論である。
側面も含めた表面に厚さ約100〔Å〕程度の絶縁膜7Aを
形成する。尚、この絶縁膜7Aは一方のメモリ・キャパシ
タの誘電体になることは勿論である。
第３図参照 （６） CVD法を適用することに依り、不純物含有多結
晶シリコンからなる厚さ約2000〔Å〕程度の第３層目導
電層を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りパターニングし、メモリ・キャパ
シタの共通対向電極８を形成する。尚、この共通対向電
極８は、通常、セル・プレートとして知られている。
晶シリコンからなる厚さ約2000〔Å〕程度の第３層目導
電層を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りパターニングし、メモリ・キャパ
シタの共通対向電極８を形成する。尚、この共通対向電
極８は、通常、セル・プレートとして知られている。
（７） 熱酸化法を適用することに依り、共通対向電極
８の側面も含めた表面に厚さ約100〔Å〕程度の絶縁膜7
Bを形成する。尚、この絶縁膜7Bは他方のメモリ・キャ
パシタの誘電体になることは云うまでもない。
８の側面も含めた表面に厚さ約100〔Å〕程度の絶縁膜7
Bを形成する。尚、この絶縁膜7Bは他方のメモリ・キャ
パシタの誘電体になることは云うまでもない。
第４図参照 （８） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、絶縁膜５のエッチングを行い、メモリ・キャ
パシタ電極コンタクト用不純物拡散領域4Bに対する電極
コンタタト窓5Bと、ビット線コンタクト用不純物拡散領
域3A及び3Bに対する電極コンタクト窓5C及び5Dとを形成
する。
とに依り、絶縁膜５のエッチングを行い、メモリ・キャ
パシタ電極コンタクト用不純物拡散領域4Bに対する電極
コンタタト窓5Bと、ビット線コンタクト用不純物拡散領
域3A及び3Bに対する電極コンタクト窓5C及び5Dとを形成
する。
（９） CVD法を適用することに依り、不純物含有多結
晶シリコンからなる厚さ約2000〔Å〕程度の第４層目導
電層を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りパターニングし、他方のメモリ・
キャパシタの個別電極6Bを形成すると共にビット線コン
タクト用不純物拡散領域3A及び3B上にAl突き抜け防止膜
6C及び6Dを形成する。
晶シリコンからなる厚さ約2000〔Å〕程度の第４層目導
電層を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りパターニングし、他方のメモリ・
キャパシタの個別電極6Bを形成すると共にビット線コン
タクト用不純物拡散領域3A及び3B上にAl突き抜け防止膜
6C及び6Dを形成する。
第５図参照 （10） CVD法を適用することに依り、PSGからなる絶縁
膜９を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りエッチングを行ってビット線コン
タクト窓9A及び9Bを形成し、必要に応じ、ガラス・フロ
ーの熱処理を行う。
膜９を形成し、これに通常のフォト・リソグラフィ技術
を適用することに依りエッチングを行ってビット線コン
タクト窓9A及び9Bを形成し、必要に応じ、ガラス・フロ
ーの熱処理を行う。
（11） 蒸着法を適用することに依り、Al膜を形成し、
これに通常のフォト・リソグラフィ技術を適用すること
に依りパターニングし、ビット線BL（及び▲▼）を
形成する。
これに通常のフォト・リソグラフィ技術を適用すること
に依りパターニングし、ビット線BL（及び▲▼）を
形成する。
このようにして製造された半導体記憶装置は、図から
も明らかなように、隣接するメモリ・セルに於けるメモ
リ・キャパシタが、それぞれ相手のアクセス・トランジ
スタの上にまで張り出して２重に積層された構成になっ
ている為、面積的には略２倍、少なくとも1.5倍にはな
っている為、それに比例して容量も増加している。尚、
このように、メモリ・キャパシタを２重に積層した構成
にしても、動作上に悪影響を及ぼすことは全くない。
も明らかなように、隣接するメモリ・セルに於けるメモ
リ・キャパシタが、それぞれ相手のアクセス・トランジ
スタの上にまで張り出して２重に積層された構成になっ
ている為、面積的には略２倍、少なくとも1.5倍にはな
っている為、それに比例して容量も増加している。尚、
このように、メモリ・キャパシタを２重に積層した構成
にしても、動作上に悪影響を及ぼすことは全くない。
本発明による半導体記憶装置に於いては、１個のアク
セス・トランジスタ及び１個のメモリ・キャパシタから
なるメモリ・セルの隣接する２個を対とし、前記メモリ
・キャパシタに於いて個別電極がメモリ・セル自体のワ
ード線上及び隣接する複数のワード線上にまで延在し且
つその個別電極は隣接するものが互いに重なる部分をも
つ構成になっている。
セス・トランジスタ及び１個のメモリ・キャパシタから
なるメモリ・セルの隣接する２個を対とし、前記メモリ
・キャパシタに於いて個別電極がメモリ・セル自体のワ
ード線上及び隣接する複数のワード線上にまで延在し且
つその個別電極は隣接するものが互いに重なる部分をも
つ構成になっている。
このような構成を採ることに依り、１メモリ・セルに
於けるメモリ・キャパシタの面積は、従来のスタックト
・メモリ・キャパシタに比較し、約２倍程度、少なくと
も1.5倍にはなるので、容量も、当然、同程度に増加
し、従って、半導体記憶装置を更に高集積化する為、メ
モリ・セルの面積を小型化しても、従来と同じか、或い
は、それ以上の容量が得られ、充分な情報を蓄積するこ
とが可能であり、また、小型化しなければ、S/Nが向上
し、且つ、ソフト・エラーに対する耐性が増大する。
於けるメモリ・キャパシタの面積は、従来のスタックト
・メモリ・キャパシタに比較し、約２倍程度、少なくと
も1.5倍にはなるので、容量も、当然、同程度に増加
し、従って、半導体記憶装置を更に高集積化する為、メ
モリ・セルの面積を小型化しても、従来と同じか、或い
は、それ以上の容量が得られ、充分な情報を蓄積するこ
とが可能であり、また、小型化しなければ、S/Nが向上
し、且つ、ソフト・エラーに対する耐性が増大する。
第１図乃至第５図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第６図は従来例を説明する為のもので、
（Ａ）は要部切断側面図、（Ｂ）はその等価的な要部回
路図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はフィールド
絶縁膜、2Gはゲート絶縁膜、3A及び3Bはビット線コンタ
クト用不純物拡散領域、4A及び4Bはメモリ・キャパシタ
電極コンタクト用不純物拡散領域、WL0,WL1,WL2,WL3は
第１層目導電層（不純物含有多結晶シリコン）で形成さ
れたワード線、５は絶縁膜、5A,5B,5C,5Dは電極コンタ
クト窓、、6A及び6Bは第２層目導電層（不純物含有多結
晶シリコン）で形成されたメモリ・キャパシタの個別電
極、6C及び6DはAl突き抜け防止膜、7A及び7Bはメモリ・
キャパシタに於ける誘電体となる絶縁膜、８は第３層目
導電層（不純物含有多結晶シリコン）で形成されたメモ
リ・キャパシタの共通対向電極（セル・プレート）、９
はPSGからなる絶縁膜、9A及び9Bはビット線コンタクト
窓、BL及び▲▼はAlからなるビット線をそれぞれ示
している。
いて解説する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第６図は従来例を説明する為のもので、
（Ａ）は要部切断側面図、（Ｂ）はその等価的な要部回
路図をそれぞれ表している。 図に於いて、１はシリコン半導体基板、２はフィールド
絶縁膜、2Gはゲート絶縁膜、3A及び3Bはビット線コンタ
クト用不純物拡散領域、4A及び4Bはメモリ・キャパシタ
電極コンタクト用不純物拡散領域、WL0,WL1,WL2,WL3は
第１層目導電層（不純物含有多結晶シリコン）で形成さ
れたワード線、５は絶縁膜、5A,5B,5C,5Dは電極コンタ
クト窓、、6A及び6Bは第２層目導電層（不純物含有多結
晶シリコン）で形成されたメモリ・キャパシタの個別電
極、6C及び6DはAl突き抜け防止膜、7A及び7Bはメモリ・
キャパシタに於ける誘電体となる絶縁膜、８は第３層目
導電層（不純物含有多結晶シリコン）で形成されたメモ
リ・キャパシタの共通対向電極（セル・プレート）、９
はPSGからなる絶縁膜、9A及び9Bはビット線コンタクト
窓、BL及び▲▼はAlからなるビット線をそれぞれ示
している。
Claims (1)
- 【請求項１】１個のアクセス・トランジスタ及び１個の
メモリ・キャパシタからなるメモリ・セルの隣接する２
個を対とし、 前記メモリ・キャパシタに於いて個別電極がメモリ・セ
ル自体のワード線上及び隣接する複数のワード線上にま
で延在し且つその個別電極は隣接するものが互いに重な
る部分をもつこと を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021292A JPH0815207B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021292A JPH0815207B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62179759A JPS62179759A (ja) | 1987-08-06 |
| JPH0815207B2 true JPH0815207B2 (ja) | 1996-02-14 |
Family
ID=12051062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021292A Expired - Lifetime JPH0815207B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815207B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750347B1 (en) * | 1987-06-17 | 2002-05-08 | Fujitsu Limited | Dynamic random access memory device and method of producing the same |
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| JP2674085B2 (ja) * | 1988-05-18 | 1997-11-05 | 富士通株式会社 | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH02234465A (ja) * | 1989-03-07 | 1990-09-17 | Nec Corp | 半導体メモリおよびその製造方法 |
| JPH0824169B2 (ja) * | 1989-05-10 | 1996-03-06 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPH03173176A (ja) * | 1989-11-30 | 1991-07-26 | Sharp Corp | 半導体記憶装置 |
| JP2524863B2 (ja) * | 1990-05-02 | 1996-08-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR930007194B1 (ko) * | 1990-08-14 | 1993-07-31 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| JPH04145660A (ja) * | 1990-10-08 | 1992-05-19 | Nec Corp | 半導体メモリ |
| KR930005738B1 (ko) * | 1990-10-11 | 1993-06-24 | 삼성전자 주식회사 | Mist형 다이나믹 랜덤 액세스 메모리셀 및 그의 제조방법 |
| US5196363A (en) * | 1990-10-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Method of forming mist type dynamic random access memory cell |
| DE19640271C1 (de) | 1996-09-30 | 1998-03-05 | Siemens Ag | Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048230B2 (ja) * | 1976-07-15 | 1985-10-25 | 大日本塗料株式会社 | 自己接着性弾性層を有する被覆施工法 |
| JPS5895858A (ja) * | 1981-12-01 | 1983-06-07 | Mitsubishi Electric Corp | 半導体メモリセル |
| JPS58182261A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS6037766A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
-
1986
- 1986-02-04 JP JP61021292A patent/JPH0815207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62179759A (ja) | 1987-08-06 |
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