JPH0817428B2

JPH0817428B2 - 変復調装置

Info

Publication number: JPH0817428B2
Application number: JP63293507A
Authority: JP
Inventors: 康行小嶋; 靖横須賀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-11-22
Filing date: 1988-11-22
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: US5233627A; JPH02141162A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、信号処理規格を異にする複数の変復調回路
を備えた変復調装置に係り、特にフアクシミリ装置に好
適な変復調装置に関する。

［従来の技術］変復調装置はモデムとも呼ばれ、電話のようなアナロ
グ回線を用いてデジタルデータを伝送するための装置で
あり、その通信方式や変調方式としては、倒えば国際規
格として、国際電信電話諮問委員会（CCITT）で、Ｖシ
リーズ勧告として、個別に決められている。

ところで、実際の装置では、複数の規格を内蔵するこ
とが多く、特にフアクシミリ用のモデムでは、フアクシ
ミリ装置そのものがG3（１分機規格）、G2（３分機規
格）、G1（６分機規格）などの複数の規格を内蔵するこ
とが普通であることから、このようなフアクシミリに使
用するモデムでは、高速伝送用と低速伝送用の２種のモ
デム、すなわち、高速モデムと低速モデムを含む、複数
規格のモデムの内蔵がほとんど不可欠である。

また、フアクシミリ装置では、さらに伝送制御手順を
確実にするために、画信号伝送用のモデムと、手順信号
用のモデムと別規格にするといつた、フアクシミリとし
てのモデム規格及びモデム使用規格などが特に定められ
ており、この中では、シーケンスを誤らぬように複数モ
デム規格の並行動作なども定められており、このため、
モデム装置としてはもちろん、フアクシミリ装置として
も、これらの規格を全て満足させようとすると、装置や
制御が複雑になる欠点があつた。

特に、モデムの並行動作を満足させるためには、モデ
ムとフアクシリミ本体との間に複数のI/Fを設ける必要
があり、さらに受信の際には、受信したデータの意味
と、これが正しいかどうかでいずれの信号が着信したか
を決定する複雑な方法が必要であつた。

そこで、公知のフアクシミリ用の或るモデム装置で
は、複数モデム機能を備え、それに対する共通の入出力
端子をシーケンス的に切換えて使用することで経済化を
はかる提案がなされており、この従来例では、上記した
切換えに高速モデム規格のトレーニング信号検出結果を
利用するようになつている。

しかし、高速モデムは回線の雑音や各種の波形歪の影
響を受けやすく、従つて、この従来例では、正しく切換
えられない場合があり、また、複数モデム機能の並行動
作ではないために、正しく切換えられたときでも直ちに
切換えたモデム機能の信号が得られないという問題があ
る。

なお、この従来例としては、ロツクウエル1985データ
・ブツクp.7−７〜７−19、「アール96 フアツクス 9
600 BPS フアクシミリモデム」（ROCWELL 1985 D
ATA BOOK P.7−７〜７−19、「R96 FAX 9600 BPS
FACSIMILE MODEM」）による開示を挙げることができ
る。

［発明が解決しようとする課題］モデムの実現形態は、大きな箱に多数の電子回路基板
を実装したBOX形、１枚の電子回路基板に実装したCARD
形へと、また機能的には、複数モデム装置の並用型か
ら、複数モデム機能の共通入出力端子化をはかつた統合
型へと、小型化，経済化がはかられてきたが、複数モデ
ム機能の並行動作を犠牲にしており、このためモデム機
能の切換えが不確実になる欠点があり、これは上記した
従来技術で例外ではない。

本発明の目的は、上記した従来技術を改良して、より
確実なモデム機能の切換えが可能で、しかも、モデム機
能の選択が終わった時点で直ちに選択された側のモデム
信号が得られるようにしたファクシミリ用のモデムを提
供することにある。

本発明のさらに他の目的は、複数モデム機能を搭載し
た小型で経済的なモデムを提供するにある。

［課題を解決するための手段］上記目的は、ファクシミリ信号が共通に入力される高
速モデム用と低速モデム用の２少なくとも種のモデム回
路を備え、受信されたファクシミリ信号の伝送規格に応
じて上記モデム回路の何れかを選択する方式の変復調装
置において、高速モデム回路によるファクシミリデータ
の受信動作と、低速モデム回路によるファクシミリデー
タの受信動作の一方を選択する切換手段と、上記低速モ
デム回路の復調出力を監視し、該出力から予め定められ
ている所定のフラグデータが検出されたとき、所定の判
定信号を発生する信号検出手段とを設け、上記高速モデ
ム回路と低速モデム回路の２種の双方のモデム回路によ
りファクシミリ信号が受信され始めた後、該ファクシミ
リ信号による上記高速モデム回路のトレーニングが終了
するまでの期間内に、上記信号検出手段から上記判定信
号が得られたとき、上記低速モデム回路によるファクシ
ミリデータの受信動作が選択されるようにして達成され
る。

また、本発明の他の目的は、上記した機能を全つLSI
化し、１個のチツプに搭載することにより達成される。

〔作用〕

本発明の作用を実施例に則して説明すれば、モデム
は、低速モデムとその他のモデムが選択されて並行動作
させられる。また、信号検出手段は、低速モデムの出力
の中から受信されてきたフラグパターンを専用の検出手
段で検出する。さらに、この信号を用いて低速モデムを
用いるか他のモデムを用いるかを判断し、モデムを切換
える。

G3フアクシミリモードでは、高速モデムと低速モデム
を用いるが、低速モデムは高速モデムに比して10分の１
の所要S/Nであり、通常の実用例では、高速モデムが相
当にひどい動作不良を生じている場合でも正しい受信動
作ができる。

また、G3フアクシミリモードでは、低速モデムのデー
タ伝送に先立つて必ず、連続フラグパターンを伝送する
よう規格で決められている。このため低速モデム受信を
目的とした信号が着信しているかどうかを、低速モデム
出力中にフラグパターンで検出することにより、正しい
モデム選択が実現できる。

そして、このとき、高速モデム回路と低速モデム回路
には共通にファクシミリ信号が入力されているので、フ
ァクシミリ信号が入力され始めると同時に高速モデム回
路のトレーニングが開始されており、従って、モデム回
路の選択が終わった時点で直ちにファクシミリデータを
得ることができる。

また、このフラグ検出に当つて、低速モデムが信号受
信を開始した初めの過度的な部分、すなわち初期シーケ
ンス期間を終了するまでは受信データにかかわらず、出
力されてくる受信データをマークホールするようにし、
この結果を用いてフラグを検出するために、受信データ
に意味がないほどの回線状態でなければ、極めて安定か
つ信頼性の高い信号検出が可能である。

これらの機能をVLSIに搭載すれば、より確実な動作
と、端子を削減した小型のパツケージが可能になり、小
型化，経済化が達成できる。

［実施例］以下、本発明による変復調装置について、図示の実施
例により詳細に説明する。

第１図は本発明の一実施例を示す機能ブロツク図で、
図において、１は規格V.29やV.27ter等の高速モデムの
受信部（Ｈ−DM）、２は規格V.21の低速モデムの高域側
チヤネルの受信部（Ｌ−DM）、３はモデム1,2の出力を
選択する切換回路（SW）、４は低速モデムの出力からフ
ラグ信号を検出するフラグ検出回路（FLGD）、５は帯域
制限フイルタ（BPF）、６は自動利得制御回路（AGC）、
７は低速モデムの出力データのタイミングに合つた受信
タイミングを再生する同期化回路（SYN）、８は低速モ
デム２が定常受信状態になるまで受信データを保持する
マークホールド回路である。

なお、図示してないが、モデムとしては、この他に
も、規格化されている受信部や、各々に対応する送信部
が必要なことはいうまでもなく、さらにモデム自身のシ
ーケンスを制御するための手段も必要であるが、これら
はいずれも公知であり、特に制御のための手段として
も、例えばマイコンなどで構成した公知のものでよいの
で、説明は省略する。

このモデムの入力Sigは、BPF5によつてモデム動作に
不要な帯域外成分を除去された後で、AGC6に供給され、
ここで入力信号の有無を常に監視される。ここでの入力
信号の有無は信号電力（パワー）によつて判断され、信
号有りと判断されたときには、PW信号がON（“H"レベ
ル）になると同時に、AGC出力の平均電力が一定になる
ように所定の利得が与えられる。

AGC6の出力はＨ−DM1とＬ−DM2とに与えられ、所定の
信号が復調される。そして、これらの信号のうち、Ｈ−
DM1の受信データ（RDH）及び受信タイミング（RTH）,RD
Hが有効であることを示す信号CDHは、それぞれSW3に入
力される。他方、Ｌ−DM2は周波数遷移変調（FSK）方式
であり、その復調部からは受信データRDL′以外は発生
しない。

このデータRDL′には受信データの変化点が含まれて
おり、FSK方式では、これを用いてタイミングRTLを再生
する。従つて、タイミングRTLがデータRDL′に同期する
まではホールド回路８によつてマークホールドしてお
き、このマークホールトしたデータRDLを出力するよう
にして、これにより、Ｌ−DM2からは、見かけ上、デー
タRDLとタイミングRTLが発生しているように見え、これ
をSW3に入力する。なお、Ｈ−DMの１の信号CDHに対応す
る信号は、ここではPW信号で代用する。

FLGD4にはデータRDL′ではなく、データRDL及びタイ
ミングRTLを入力し、これによりTLGD4は、データRDLをR
TLのタイミングで検査し、そのデータの並びが“0|||||
|00||||||0"なるシーケンス、すなわちフラグ“0||||||
0"シーケンスが２連続しているかどうかをチエツクす
る。そして、フラグが検出されたか８ビツトのタイミン
グRTLを受ける間、FLG信号をON（“H"）にする。

SW3にはモデム外、例えばフアクシミリ本体の制御部
から信号Ｓが入力されており、これによつてＨ−DM出力
かＬ−DM出力かを選択する。

次に、この実施例の動作について説明する。

第２図はモデムの一般的な接続状況を示したもので、
図において、10、10′はフアクシミリで、それぞれは、
伝送信号を授受する本体部11、12′と、モデム、12、1
1′とで構成されており、この図では、フアクシミリ10
が送信側で、フアクシミリ10′が受信側となっている。

しかし、実際の伝送では、半２重で双方向に伝送され
るので、この動作を第３図により説明する。

第３図において、T_Xは送信側の信号発生を、R_Xは受信
側の信号発生をそれぞれ示し、Sigは受信側においてモ
ニタした回線信号を示す。なお、この第３図は、〜
までの９のフエーズに分かれているG3のフアクシミリ手
順を示したもので、のフエーズは受信部の着呼応答
（トーン信号）を示し、引き続いてフエーズで機器識
別表示（低速モデム:TSK信号）により交信能力を送信側
に伝えている。送信側は、これらの信号を受信すると、
フエーズで送信すべきモード、例えば、原稿サイズや
線密度、それに高速モデムの通信速度を測定し、これら
を低速モデムによつて受信命令として伝え、引き続いて
フエーズで、高速モデムによつて通信路の伝送特性、
つまり誤り率を測定するための信号を送り出す。受信側
は、受信命令に従つて高速モデムを受信準備し、誤り率
を測定し、画信号を受信するに足る品質であれば、フエ
ーズで受信準備完了信号を低速モデムを用いて送信
し、のフエーズで再び高速モデムを受信状態にする。
送信側はフエーズで受信準備完了信号を受けとると、
引き続いてフエーズで高速モデムに切換えて画信号を
送信する。

こうして原稿１頁の送信を終えると、次ページの電送
があるかどうかによつてページ終了信号を選択し、フエ
ーズで再び低速モデムに切換えて送信する。受信側
は、フエーズでの高速モデムによる画信号中にページ
終了信号を受信すると、低速モデムに切換え、低速モデ
ムによりページ終了信号を受信する（フエーズ）。

他方、次ページが存在しない場合には、送信側からフ
エーズでメツセージ終了が通知される。このため、受
信側は、フエーズにおいて画信号が十分な品質で受信
できたか否かを低速モデムで送信側に通知し（フエーズ
）、これを受けた送信側は、正しい電送が終了したと
して、フエーズで低速モデムにて回線開放命令を受信
側に通知することで通信が終了する。

さらに、複数ページの通信がある場合は、ページ終了
時に送信側から又はのフエーズに戻ることを通知
し、再びそこから通信を継続する。

以上のように、低速モデムと高速モデムをその役割に
応じて使い分けながら通信することに特徴がある。ま
た、伝送誤りに対してはリトライシーケンスを設定して
おり、例えばのフエーズで、仮に送信側が受信を誤つ
た場合には再びフエーズ，に戻り、信号を送信す
る。このため、受信側はのフエーズでも高速モデムだ
けでなく低速モデムも受信状態にしておく必要がある。
これはのフエーズでも同様であり、とのフエーズ
で誤れば、受信側はフエーズに行かず、のフエーズ
でかのフエーズでの結果を待つことになる。

このように、G3フアクシミリでは、低速モデムと高速
モデムの平行動作が必要である。

しかし、実際には、どの時点でもいずれか一方の信号
だけが伝送されているにすぎず、フアクシミリ本体は、
両方を同時に受信する必要はないのである。

そこで、この実施例では、実際に伝送されている信号
を次のようにして識別し、モデムを切換えるようになつ
ている。

第４図は、第１図の実施例における各部の信号波形を
示したもので、ここでは、仮に低速モデムの信号が着信
した場合を示しており、低速モデム信号の形式は、n₁個
の前フラグ部（n₁＝35）、データ部、n₂個の後フラグ部
（n₂＞１）から成つており、データ部の内容によつて各
種の情報を伝送することになつている。

ここで、フラグとは、上記したように、デジタルデー
タのビツトシーケンスが“0||||||0"なる８ビツトのパ
ターンを指しており、低速モデムの伝送スピードは、30
0bpsなので、前フラグは約１秒間連続する。

第４図のSigで示す信号が第１図の回路に入力される
と、まず、AGC部６で、その信号が受信するに十分な大
きさの信号であるか否かが判定される。この判定にはt₁
時間を必要とし、信号が着信していればPW信号が“H"に
なり、信号がなくなれば“L"になる。

信号DMは、Ｌ−DM2の内部にある復調波形であり、こ
こでは、信号着信から（t₁＋t₂）秒後に正常な復調状態
になることを示している。すなわち、AGCやキヤリア再
生のための時間が必要であり、それが（t₁＋t₂）秒であ
る。

RDL′は、信号DMを振幅方向にデジタル化したもので
あり、従つて、（t₁＋t₂）の間は、信号が着信していて
も正しい受信波形は得られていない。

ところで、この信号DMは、送信時のタイミング情報を
持つてはいるが、復調手段ではそれを知ることができな
い。そこで、RDL′のレベル変化点から、タイミングを
再生する必要がある。すなわち、自走タイミングで最初
にRDL′の変化点位相を把握し、平均的なタイミングに
合わせ（FASTタイミング）、次にタイミングPLL（ラン
ダムウオークフイルタ形）を用いて追従するのである。
これがSYNC7の機能である。

FASTタイミング処理は、信号着信後、t₁＋t₂時間後か
ら変化点位相を観測し、２つの変化点を受けた時点で初
期セツトするため、時間t₃の幅はRDL′の波形により変
化する。このFASTタイミングが終了するまでは、ホール
ド回路８をホールド側に倒しておく。このようにするこ
とで、FLGD4でフラグ検出に誤りを生じるのが自動的に
防止され、かつ、仮にRDLをSW3によつて外部に出力して
いたとしても、外部機器が過渡時でのRDLを受けてしま
う虞れがない。

t₃後にホールドが解除されると、FLGD4はフラグ検出
処理を始める。このアルゴリズムは、シフトレジスタと
ビツトパターンコンパレータとを１ビツト受信毎に動作
せしめ、フラグの２連続を検出し、また、ひとたびフラ
グの連続を検出したら、８ビツトのデータ受信の間は、
この検出結果を保持する方式であり、検出結果が信号FL
Gである。

Ｌ−DM2は、Ｈ−DM1に比べて格段に誤り率が低く、し
かも本実施では、Ｌ−DM2の受信の立ち上がりの過渡状
態を除去するようRDLを加工し、かつ、この結果を用い
て２連続フラグ検出を行なつている。従つて、フアクシ
ミリ本体は、この信号FLGを用いることにより、Ｌ−DM2
とＨ−DM1のいずれを用いれば良いかを判断できるため
に、フアクシミリ本体の負荷を軽くし、かつ、確実な切
換えを可能にしている。

ところで、第１図では、この実施例の各部がブロツク
で示してあり、それらは全てハード的に構成されている
ようにみえるが、この実施例では、BPF5を除き、それ以
外の機能は全てDSPのソフトウエアで処理されるように
なつており、以下、このソフトウエア処理の実施例につ
いて説明する。

第２図で説明したように、実際のフアクシミリ装置で
は、フアクシミリ本体11とモデム12からなつており、こ
れらは第５図に示すように接続されている。

この第５図は、フアクシミリ本体11と、モデム12の受
信部分の接続状況を示したもので、以下、この動作を第
６図のフローチヤートを用いて説明する。

この第６図のフローチヤートは、モデムの並行動作が
必要とされるフアクシミリ手順のＣフエーズ（CCITT規
格）を示したもので、画信号又は制御手順信号のいずれ
かの受信を期待している。

まず、受信フエーズＣに入ると、最初に高速モデム出
力に入出力を切換えて、処理の許容時間約６秒をタイマ
にセツトする（Box100）。すなわち、この規格でのプロ
トコルでは、６秒以内に信号着信があることになつてい
るのである。信号が着信するとFCDが“1"になり（Box20
0）、信号内容のチエツクに移行する。フラグが検知で
きれば（Box400）、低速モデム出力に切換え（Box50
0）、手順信号を受信し、そうでなければ、ｘ秒（ｘ＝3
00ms〜1s、モデムのスピードによつて変化）が経過する
のを待ち（Box600）、高速モデムのトレーニングが終了
していれば（Box700）、画受信に移行する。

しかして、これらの信号がセツトしたタイマ時間内
に、すなわち、６秒以内に検出できなければ手順エラー
であり、エラー処理に移行する（Box800）。

入出力が共通端子化されている従来例では、Box400で
の処理が不可能なために、雑音によつて誤動作し、その
まま画像の受信に移行してしまう場合がしばしばあつ
た。また、共通端子化しないで並列動作をさせたモデム
では、Box400の処理を本体11側で実施していたために、
端子規模が増え、かつ本体側の処理が増える欠点があつ
た。

しかして、この実施例によれば、確実に、かつ簡単に
モデムを切分けることができる効果がある。

なお、この実施例のモデムでは、上記したように、BP
G5より右側のブロツクを全てDSP（Digital Signal Proc
essor）のソフトウエアで実施したが、一部をハード的
な回路で構成しても良い。特にフラグ検出部４のハード
回路化は、ソフトウエアのダイナミツクステツプ削減に
有効である。

また、本実施例ではフラグ検出を２連続としたため
に、Ｌ−DMへの信号着信検知を確実にしている。

さらに、本実施例では、フラグの検出結果を８ビツト
分保持するようにしたため、フアクシミリ本体での認識
が確実に得られるという効果がある。

また、本発明によるモデムは１チツプのVLSI上に実現
してもよく、この実施例によれば、VLSIチツプのピン数
削減に大きな効果がある。

さらに、本実施例のモデムを用いたフアクシミリは、
モデム２のI/Fがハード，ソフト的に簡素化されて経済
的である。

［発明の効果］本発明によれば、複数の変復調回路の切換えに必要な
判断を、低速規格の変復調回路を用い、その信号処理の
初期シーケンスを避けた時点で得られる受信信号出力の
中でのフラグの検出により行なうようにしたので、より
確実な変復調回路の切換えが可能になり、この結果、複
数の変復調回路を用いながら、その入出力の共通化を得
ることができる。

また、この結果、本発明によれば、VLSIなどの大規模
集積回路化に際して、その端子ピン数の低減が可能にな
り、小型化，ローコスト化を容易に達成できる。

さらに、本発明によるモデムを利用することにより、
フアクシミリとのI/Fが簡単になり、フアクシミリのロ
ーコスト化も容易に得ることができる。

【図面の簡単な説明】

第１図は本発明による変復調装置の一実施例を示す機能
ブロツク図、第２図は変復調装置の使用状態を示す説明
図、第３図は本発明の一実施例の動作を説明するための
タイミングチヤート、第４図は同じく動作説明用の波形
図、第５図はフアクシミリと組合せた本発明の一実施例
を示すブロツク図、第６図は動作説明用のフローチヤー
トである。１……高速モデムの受信部（Ｈ−DM）、２……低速モデ
ムの受信部（Ｌ−DM）、３……切換回路（SW）、４……
フラグ検出回路（FLGD）、５……帯域制限フイルタ（BP
F）、６……自動利得制御回路（AGC）、７……同期化回
路（SYN）、８……マークホールド回路。

Claims

【特許請求の範囲】

【請求項１】ファクシミリ信号が共通に入力される高速
伝送用と低速伝送用の少なくとも２種の変復調回路を備
え、受信されたファクシミリ信号の伝送規格に応じて上
記変復調回路の何れかを選択する方式の変復調装置にお
いて、上記高速伝送用の変復調回路によるファクシミリデータ
の受信動作と、上記低速伝送用の変復調回路によるファ
クシミリデータの受信動作の一方を選択する切換手段
と、上記低速伝送用の変復調回路の復調出力を監視し、該出
力から予め定められている所定のフラグデータが検出さ
れたとき、所定の判定信号を発生する信号検出手段とを
設け、上記高速伝送用と低速伝送用の２種の変復調回路の双方
によりファクシミリ信号が受信され始めた後、該ファク
シミリ信号による上記高速伝送用の変復調回路のトレー
ニングが終了するまでの期間内に、上記信号検出手段か
ら上記判定信号が得られたとき、上記低速伝送用の変復
調回路によるファクシミリデータの受信動作が選択され
るように、上記切換手段が制御されるように構成したこ
とを特徴とする変復調装置。
【請求項２】請求項１の発明において、上記信号検出手段が、誤動作防止機能を備えるように構
成されていることを特徴とする変復調装置。
【請求項３】請求項２の発明において、上記誤動作防止機能が、ファクシミリ入力信号のパワー
検出時点から所定時間が経過するまでの期間、ファクシ
ミリ入力信号のファクシミリデータをマークホールドす
る制御手段により付与されるように構成したことを特徴
とする変復調装置。
【請求項４】請求項２の発明において、上記誤動作防止機能が、ファクシミリ入力信号に対する
自動利得制御機能及びフェイズ・ロックド・ループ機能
の少なくとも１の動作が定常状態に収まるまでの期間、
同期化動作を開始しないようにした同期化回路により付
与されるように構成したことを特徴とする変復調装置。
【請求項５】請求項１乃至請求項４の発明の何れかにお
いて、上記切換手段及び上記信号検出手段の少なくとも一方が
コンピュータのソフト処理で構成されていることを特徴
とする変復調装置。
【請求項６】請求項１の発明において、上記フラグデータが検出された後、このフラグデータの
表示を所定の伝送時間だけ保持するように構成したこと
を特徴とする変復調装置。
【請求項７】請求項６の発明において、上記所定の伝送時間が、データ伝送時間１ビット及び８
ビットの何れかに相当する時間となるように構成したこ
とを特徴とする変復調装置。
【請求項８】請求項７の発明において、上記フラグデータが連続して検出された場合は、上記フ
ラグ表示が連続してなされるように構成したことを特徴
とする変復調装置。
【請求項９】請求項１の発明において、上記少なくとも２種の変復調回路と、上記切換手段、そ
れに上記信号検出手段の全てが１チップの半導体大規模
集積回路として構成され、上記信号検出手段から出力さ
れる上記判定信号を外部に出力するための端子と、上記
切換手段に対する切換制御信号を外部から入力するため
の端子とが設けられていることを特徴とする変復調装
置。