JPH08181316A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08181316A JPH08181316A JP6319684A JP31968494A JPH08181316A JP H08181316 A JPH08181316 A JP H08181316A JP 6319684 A JP6319684 A JP 6319684A JP 31968494 A JP31968494 A JP 31968494A JP H08181316 A JPH08181316 A JP H08181316A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating layer
- semiconductor device
- forming
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
Landscapes
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 薄膜ＳＯＩ−ＭＯＳＦＥＴを形成した際にト
ランジスタの活性領域と不活性領域との境界部に形成さ
れる、寄生ＭＯＳＦＥＴのハンプ（コブ）電流を抑制す
ると共に、ＯＦＦ電流も極力小さくなるように抑制し、
安定した電気特性の薄膜ＳＯＩ−ＭＯＳＦＥＴを構成
に、信頼性の高い半導体装置を得る。 【構成】 ＳＯＩ基板を構成する埋め込み酸化膜の直下
の半導体基板上部に高濃度不純物層を形成することによ
り、埋め込み酸化膜を介して存在する半導体基板とシリ
コン層からなる活性領域の仕事関数差を大きくし、埋め
込み酸化膜の直上であり活性領域の下部である領域に弱
反転領域を形成する。この弱反転領域を形成したことに
よって、通常の半導体基板に直接形成されたトランジス
タの裏面電位を印加した状態に相当する状態とすること
により寄生ＭＯＳＦＥＴのしきい値を変動させ、安定し
た電気特性のトランジスタを有する半導体装置を得る。
ランジスタの活性領域と不活性領域との境界部に形成さ
れる、寄生ＭＯＳＦＥＴのハンプ（コブ）電流を抑制す
ると共に、ＯＦＦ電流も極力小さくなるように抑制し、
安定した電気特性の薄膜ＳＯＩ−ＭＯＳＦＥＴを構成
に、信頼性の高い半導体装置を得る。 【構成】 ＳＯＩ基板を構成する埋め込み酸化膜の直下
の半導体基板上部に高濃度不純物層を形成することによ
り、埋め込み酸化膜を介して存在する半導体基板とシリ
コン層からなる活性領域の仕事関数差を大きくし、埋め
込み酸化膜の直上であり活性領域の下部である領域に弱
反転領域を形成する。この弱反転領域を形成したことに
よって、通常の半導体基板に直接形成されたトランジス
タの裏面電位を印加した状態に相当する状態とすること
により寄生ＭＯＳＦＥＴのしきい値を変動させ、安定し
た電気特性のトランジスタを有する半導体装置を得る。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜ＳＯＩ−ＭＯＳ
ＦＥＴ（SILICON ON INSULATOR - METAL OXIDE SEMICON
DOUCTOR FIELD EFFECT TRANSISTOR）等の半導体装置の
構造およびその製造方法に関するものである。
ＦＥＴ（SILICON ON INSULATOR - METAL OXIDE SEMICON
DOUCTOR FIELD EFFECT TRANSISTOR）等の半導体装置の
構造およびその製造方法に関するものである。
【０００２】
【従来の技術】図４５は、ＩＥＤＭ82-107〜109に記載
されている“NOVEL SOI CMOS DESIGN USING ULTRA NEAR
INTRINSIC SUBSTRATE”のFIG.５に示された図であり、
薄膜ＳＯＩ−ＭＯＳＦＥＴの基本的な構造を示す図であ
る。この図４５に示すように薄膜ＳＯＩ−ＭＯＳＦＥＴ
は、単結晶シリコンからなる半導体基板１ａ上に厚さ５
０００Åの絶縁層２を積層し、この絶縁層２上にトラン
ジスタ等の素子を形成したものであり、絶縁層２上の素
子が、その下方の半導体基板１ａとほぼ完全に絶縁され
た状態にあるものである。このような構造をＤＲＡＭ
（DYNAMIC RANDUM ACCESS MEMORY）等のメモリデバイス
に応用したときに、ソフトエラーフリーとなる点、ま
た、ジャンクション容量が少ないため、リフレッシュ時
間が長い点、さらに、センス感度が向上する点、さら
に、ロジック回路に応用したときに寄生容量が小さくな
って、トランジスタの高速化が計れるという利点があ
り、半導体基板１ａ上に直接素子を形成した場合と比較
すると非常に高性能であり、大容量ＤＲＡＭ（２５６Ｍ
他）等のメモリデバイスやロジックに期待されている。
されている“NOVEL SOI CMOS DESIGN USING ULTRA NEAR
INTRINSIC SUBSTRATE”のFIG.５に示された図であり、
薄膜ＳＯＩ−ＭＯＳＦＥＴの基本的な構造を示す図であ
る。この図４５に示すように薄膜ＳＯＩ−ＭＯＳＦＥＴ
は、単結晶シリコンからなる半導体基板１ａ上に厚さ５
０００Åの絶縁層２を積層し、この絶縁層２上にトラン
ジスタ等の素子を形成したものであり、絶縁層２上の素
子が、その下方の半導体基板１ａとほぼ完全に絶縁され
た状態にあるものである。このような構造をＤＲＡＭ
（DYNAMIC RANDUM ACCESS MEMORY）等のメモリデバイス
に応用したときに、ソフトエラーフリーとなる点、ま
た、ジャンクション容量が少ないため、リフレッシュ時
間が長い点、さらに、センス感度が向上する点、さら
に、ロジック回路に応用したときに寄生容量が小さくな
って、トランジスタの高速化が計れるという利点があ
り、半導体基板１ａ上に直接素子を形成した場合と比較
すると非常に高性能であり、大容量ＤＲＡＭ（２５６Ｍ
他）等のメモリデバイスやロジックに期待されている。
【０００３】図４５に示した薄膜ＳＯＩ−ＭＯＳＦＥＴ
は、素子の電気的分離を空間的に行うものであるが、フ
ィールド酸化によって形成したＬＯＣＯＳ（LOCAL OXID
ATION OF SILICON）分離で素子の電気的分離をなすもの
について、その要部断面斜視図を図４６に示す。この図
４６は、ゲート電極（ワード線）８に平行な断面、及び
ゲート電極に直交する断面を持つ図であり、図におい
て、１ａは半導体基板、２は半導体基板１の一主面に形
成された二酸化シリコンから成る埋め込み酸化膜、３ｂ
は上記埋め込み酸化膜２上に部分的に形成された素子分
離領域であるＬＯＣＯＳ分離領域、４は活性領域を構成
するワード線方向（図示）に伸びるように形成されたチ
ャネル領域、５はこのチャネル領域４に隣接する位置に
形成されたソース／ドレイン領域、６は上記チャネル領
域４、ソース／ドレイン領域５から成る活性領域である
ＳＯＩ層、７は少なくともチャネル領域４上に接して形
成された二酸化シリコンから成るゲート絶縁層、８は上
記ゲート絶縁層７上に接して形成されたゲート電極（ワ
ード線）、また、９はＬＯＣＯＳ分離領域３とＳＯＩ層
６との境界部であり、１０はＬＯＣＯＳ分離領域端部
（バーズビーク）、１ｂは、半導体基板１ａ、埋め込み
酸化膜２、ＬＯＣＯＳ分離領域３ｂ、ＳＯＩ層６からな
るＳＯＩ基板を示している。
は、素子の電気的分離を空間的に行うものであるが、フ
ィールド酸化によって形成したＬＯＣＯＳ（LOCAL OXID
ATION OF SILICON）分離で素子の電気的分離をなすもの
について、その要部断面斜視図を図４６に示す。この図
４６は、ゲート電極（ワード線）８に平行な断面、及び
ゲート電極に直交する断面を持つ図であり、図におい
て、１ａは半導体基板、２は半導体基板１の一主面に形
成された二酸化シリコンから成る埋め込み酸化膜、３ｂ
は上記埋め込み酸化膜２上に部分的に形成された素子分
離領域であるＬＯＣＯＳ分離領域、４は活性領域を構成
するワード線方向（図示）に伸びるように形成されたチ
ャネル領域、５はこのチャネル領域４に隣接する位置に
形成されたソース／ドレイン領域、６は上記チャネル領
域４、ソース／ドレイン領域５から成る活性領域である
ＳＯＩ層、７は少なくともチャネル領域４上に接して形
成された二酸化シリコンから成るゲート絶縁層、８は上
記ゲート絶縁層７上に接して形成されたゲート電極（ワ
ード線）、また、９はＬＯＣＯＳ分離領域３とＳＯＩ層
６との境界部であり、１０はＬＯＣＯＳ分離領域端部
（バーズビーク）、１ｂは、半導体基板１ａ、埋め込み
酸化膜２、ＬＯＣＯＳ分離領域３ｂ、ＳＯＩ層６からな
るＳＯＩ基板を示している。
【０００４】図４６に示した一般的な薄膜ＳＯＩ−ＭＯ
ＳＦＥＴ構造のＡ−Ａ（ゲート電極（ワード線）８下に
ＬＯＣＯＳ分離領域３ｂが形成されていない領域におけ
るゲート電極（ワード線）８に直交する方向の断面）、
Ｂ−Ｂ（ＬＯＣＯＳ分離領域３ｂとＳＯＩ層６の境界部
におけるゲート電極（ワード線）８に直交する方向の断
面）における断面図をとると、それぞれ図４７、図４８
に示すようになり、図４７、図４８において、説明のた
めに付した記号は図４６において示したものと同一記号
は同一、若しくは相当部分を示している。Ａ−Ａ断面図
（図４７）は、形成しようとする薄膜ＳＯＩ−ＭＯＳＦ
ＥＴが寸法通りに形成されており、その構造において、
何の問題もないものである。一方、Ｂ−Ｂ断面図（図４
８）は、ＬＯＣＯＳ分離領域端部（バーズビーク）１０
における断面図であるため、この構造は、ゲート絶縁層
７とＳＯＩ層６の間にＬＯＣＯＳ分離領域端部１０を構
成する酸化膜を持つ構造となっている。このＬＯＣＯＳ
分離領域端部１０があるために、非常に薄いＳＯＩ層６
が形成された図４８のトランジスタは寄生ＭＯＳＦＥＴ
と呼ばれ、図４７に示した薄膜ＳＯＩ−ＭＯＳＦＥＴと
は異なる特性を示すことになる。
ＳＦＥＴ構造のＡ−Ａ（ゲート電極（ワード線）８下に
ＬＯＣＯＳ分離領域３ｂが形成されていない領域におけ
るゲート電極（ワード線）８に直交する方向の断面）、
Ｂ−Ｂ（ＬＯＣＯＳ分離領域３ｂとＳＯＩ層６の境界部
におけるゲート電極（ワード線）８に直交する方向の断
面）における断面図をとると、それぞれ図４７、図４８
に示すようになり、図４７、図４８において、説明のた
めに付した記号は図４６において示したものと同一記号
は同一、若しくは相当部分を示している。Ａ−Ａ断面図
（図４７）は、形成しようとする薄膜ＳＯＩ−ＭＯＳＦ
ＥＴが寸法通りに形成されており、その構造において、
何の問題もないものである。一方、Ｂ−Ｂ断面図（図４
８）は、ＬＯＣＯＳ分離領域端部（バーズビーク）１０
における断面図であるため、この構造は、ゲート絶縁層
７とＳＯＩ層６の間にＬＯＣＯＳ分離領域端部１０を構
成する酸化膜を持つ構造となっている。このＬＯＣＯＳ
分離領域端部１０があるために、非常に薄いＳＯＩ層６
が形成された図４８のトランジスタは寄生ＭＯＳＦＥＴ
と呼ばれ、図４７に示した薄膜ＳＯＩ−ＭＯＳＦＥＴと
は異なる特性を示すことになる。
【０００５】図４８のような寄生ＭＯＳＦＥＴが形成さ
れるのは、次のような理由のためである。ＬＯＣＯＳ分
離領域３ｂを形成するためのフィールド酸化の際に、Ｓ
ＯＩ基板１ｂ上に形成された薄い酸化膜上に活性領域を
覆うシリコン窒化膜等のマスクをパターニングする。次
に、ＳＯＩ基板全面に対し酸化を行った場合、マスクで
覆われなかった部分には素子分離領域に厚いシリコン酸
化膜が形成されると同時に、マスク端部の下方にも、マ
スクと半導体基板の間にめり込んでマスクを押し上げる
ようにしてバーズビークと呼ばれる、その断面が鳥のク
チバシ状になっているシリコン酸化膜が形成される。上
記フィールド酸化を行う際にマスクを形成する領域とい
うのは、ソース、ドレイン、チャネル領域等がそれぞれ
形成される活性領域となる領域であるが、この活性領域
の周辺部には、上記のフィールド酸化で生じた薄い酸化
膜が既に形成されてしまう。これまでに示したように、
その断面図を考えた場合、活性領域とゲート電極の間に
ＬＯＣＯＳ分離領域端部を持ち、その活性領域が非常に
薄いＳＯＩ層を持つ特異な構造のトランジスタが自己整
合的に形成されており、この端部に薄いシリコン酸化膜
が形成されることはＬＯＣＯＳ分離領域３ｂを形成する
上で避けられない。
れるのは、次のような理由のためである。ＬＯＣＯＳ分
離領域３ｂを形成するためのフィールド酸化の際に、Ｓ
ＯＩ基板１ｂ上に形成された薄い酸化膜上に活性領域を
覆うシリコン窒化膜等のマスクをパターニングする。次
に、ＳＯＩ基板全面に対し酸化を行った場合、マスクで
覆われなかった部分には素子分離領域に厚いシリコン酸
化膜が形成されると同時に、マスク端部の下方にも、マ
スクと半導体基板の間にめり込んでマスクを押し上げる
ようにしてバーズビークと呼ばれる、その断面が鳥のク
チバシ状になっているシリコン酸化膜が形成される。上
記フィールド酸化を行う際にマスクを形成する領域とい
うのは、ソース、ドレイン、チャネル領域等がそれぞれ
形成される活性領域となる領域であるが、この活性領域
の周辺部には、上記のフィールド酸化で生じた薄い酸化
膜が既に形成されてしまう。これまでに示したように、
その断面図を考えた場合、活性領域とゲート電極の間に
ＬＯＣＯＳ分離領域端部を持ち、その活性領域が非常に
薄いＳＯＩ層を持つ特異な構造のトランジスタが自己整
合的に形成されており、この端部に薄いシリコン酸化膜
が形成されることはＬＯＣＯＳ分離領域３ｂを形成する
上で避けられない。
【０００６】しかし、そのため、図４８に示す寄生ＭＯ
ＳＦＥＴのＳＯＩ層６は、図４７に示すＳＯＩ層６より
も薄くなってしまい、本来形成されるべき図４７のＳＯ
Ｉ−ＭＯＳＦＥＴとは異なる構造を持つ寄生ＳＯＩ−Ｍ
ＯＳＦＥＴと呼ばれるものとなっている。従って、その
ドレイン電流−ゲート電圧特性も形成しようとする正常
な薄膜ＳＯＩ−ＭＯＳＦＥＴの特性とは異なる。
ＳＦＥＴのＳＯＩ層６は、図４７に示すＳＯＩ層６より
も薄くなってしまい、本来形成されるべき図４７のＳＯ
Ｉ−ＭＯＳＦＥＴとは異なる構造を持つ寄生ＳＯＩ−Ｍ
ＯＳＦＥＴと呼ばれるものとなっている。従って、その
ドレイン電流−ゲート電圧特性も形成しようとする正常
な薄膜ＳＯＩ−ＭＯＳＦＥＴの特性とは異なる。
【０００７】理想のトランジスタのドレイン電流−ゲー
ト電圧特性では、ゲート電圧を上昇させるに伴って、ド
レイン電流の対数値はゲート電圧に比例して上昇し、そ
のトランジスタのしきい値に達するとゲート電圧の上昇
に対するドレイン電流値の上昇率は低下し、さらにゲー
ト電圧を上昇させても、ドレイン電流値は一定値となる
という特性を示す。しかし、図４６に示した一般的な薄
膜ＳＯＩ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特
性を観測すると、その結果は図４９（ａ）に示すよう
に、寄生ＭＯＳＦＥＴを持つ薄膜ＳＯＩ−ＭＯＳＦＥＴ
では、ゲート電圧を上昇させて行くとこれに比例してド
レイン電流も上昇して行き、その後，一定値になるとい
う特性は示すものの、ドレイン電流が一定値になるまで
に極大点Ｐ、極小点Ｑを持つハンプ（コブ）電流と呼ば
れる電流が現れるという特異な特性を示していることが
分かる。
ト電圧特性では、ゲート電圧を上昇させるに伴って、ド
レイン電流の対数値はゲート電圧に比例して上昇し、そ
のトランジスタのしきい値に達するとゲート電圧の上昇
に対するドレイン電流値の上昇率は低下し、さらにゲー
ト電圧を上昇させても、ドレイン電流値は一定値となる
という特性を示す。しかし、図４６に示した一般的な薄
膜ＳＯＩ−ＭＯＳＦＥＴのドレイン電流−ゲート電圧特
性を観測すると、その結果は図４９（ａ）に示すよう
に、寄生ＭＯＳＦＥＴを持つ薄膜ＳＯＩ−ＭＯＳＦＥＴ
では、ゲート電圧を上昇させて行くとこれに比例してド
レイン電流も上昇して行き、その後，一定値になるとい
う特性は示すものの、ドレイン電流が一定値になるまで
に極大点Ｐ、極小点Ｑを持つハンプ（コブ）電流と呼ば
れる電流が現れるという特異な特性を示していることが
分かる。
【０００８】この図４９（ａ）に示した観測曲線１１
は、複数のトランジスタ、つまり寸法精度の正確なトラ
ンジスタと寄生ＭＯＳＦＥＴとの特性を合成した観測結
果であることが知られており、それぞれ図４９（ｂ）に
示す、正常な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴの特性１
２と、寄生ＭＯＳＦＥＴの特性１３の合成によって得ら
れるものであることが一般に知られている。ここで、ド
レイン電流の対数値はゲート電圧の上昇に伴い比例的に
大きくなり、その後、ドレイン電流の対数値は一定値に
達するが、比例関係が崩れる点のゲート電圧をしきい値
と定義すると、寄生ＭＯＳＦＥＴのしきい値（Ｔ点）
は、正常な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴのしきい値
（Ｕ点）より小さく、また、ゲート電圧を徐々に大きく
した場合、そのドレイン電流は正常な寸法の薄膜ＳＯＩ
−ＭＯＳＦＥＴが示す程大きなドレイン電流値を示すも
のではない。
は、複数のトランジスタ、つまり寸法精度の正確なトラ
ンジスタと寄生ＭＯＳＦＥＴとの特性を合成した観測結
果であることが知られており、それぞれ図４９（ｂ）に
示す、正常な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴの特性１
２と、寄生ＭＯＳＦＥＴの特性１３の合成によって得ら
れるものであることが一般に知られている。ここで、ド
レイン電流の対数値はゲート電圧の上昇に伴い比例的に
大きくなり、その後、ドレイン電流の対数値は一定値に
達するが、比例関係が崩れる点のゲート電圧をしきい値
と定義すると、寄生ＭＯＳＦＥＴのしきい値（Ｔ点）
は、正常な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴのしきい値
（Ｕ点）より小さく、また、ゲート電圧を徐々に大きく
した場合、そのドレイン電流は正常な寸法の薄膜ＳＯＩ
−ＭＯＳＦＥＴが示す程大きなドレイン電流値を示すも
のではない。
【０００９】また、ゲート電圧が０Ｖの時のドレイン電
流は、ＯＦＦ電流と呼ばれ、これはトランジスタがＯＦ
Ｆしている状態におけるドレイン電流であるから、０Ａ
であることが理想とされている。しかし、実際にはトラ
ンジスタがＯＦＦしていても、そのドレイン電流が０Ａ
になるということはなく、微少なドレイン電流が流れる
構造になっている。ここでは、図４９（ｂ）に示したよ
うに、正常な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴの特性を
示す電気特性曲線１２において、ゲート電圧が０Ｖの場
合のドレイン電流（つまりＯＦＦ電流）は記号Ｒで表す
大きさであるが、これに対し、寄生ＭＯＳＦＥＴの特性
を示す電気特性曲線１３の場合は、記号Ｓで示すよう
に、正常なトランジスタと比較すると、非常に大きな値
となっていることが分かる。上記のように、寄生ＭＯＳ
ＦＥＴができてしまうことによってＯＦＦ電流が大きな
値となってしまうことは極力回避しなくてはならず、こ
れを抑制する手段として、寄生ＭＯＳＦＥＴのしきい値
を上昇させ、図４９（ｂ）の電気特性曲線１４のように
するということが考えられている。
流は、ＯＦＦ電流と呼ばれ、これはトランジスタがＯＦ
Ｆしている状態におけるドレイン電流であるから、０Ａ
であることが理想とされている。しかし、実際にはトラ
ンジスタがＯＦＦしていても、そのドレイン電流が０Ａ
になるということはなく、微少なドレイン電流が流れる
構造になっている。ここでは、図４９（ｂ）に示したよ
うに、正常な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴの特性を
示す電気特性曲線１２において、ゲート電圧が０Ｖの場
合のドレイン電流（つまりＯＦＦ電流）は記号Ｒで表す
大きさであるが、これに対し、寄生ＭＯＳＦＥＴの特性
を示す電気特性曲線１３の場合は、記号Ｓで示すよう
に、正常なトランジスタと比較すると、非常に大きな値
となっていることが分かる。上記のように、寄生ＭＯＳ
ＦＥＴができてしまうことによってＯＦＦ電流が大きな
値となってしまうことは極力回避しなくてはならず、こ
れを抑制する手段として、寄生ＭＯＳＦＥＴのしきい値
を上昇させ、図４９（ｂ）の電気特性曲線１４のように
するということが考えられている。
【００１０】
【発明が解決しようとする課題】従来の半導体装置、特
にＬＯＣＯＳ分離を用いた薄膜ＳＯＩ−ＭＯＳＦＥＴの
構造は、以上のように構成されていたため、正常な寸法
の薄膜ＳＯＩ−ＭＯＳＦＥＴと寄生ＭＯＳＦＥＴ特性を
持つというように、二つ以上の特性の異なる薄膜ＳＯＩ
−ＭＯＳＦＥＴが混在しており、ハンプ（コブ）電流が
発生する原因となったり、ＯＦＦ電流を上昇させる原因
となり、完成した半導体装置の誤動作や動作マージンの
低下等の問題点が生じていた。
にＬＯＣＯＳ分離を用いた薄膜ＳＯＩ−ＭＯＳＦＥＴの
構造は、以上のように構成されていたため、正常な寸法
の薄膜ＳＯＩ−ＭＯＳＦＥＴと寄生ＭＯＳＦＥＴ特性を
持つというように、二つ以上の特性の異なる薄膜ＳＯＩ
−ＭＯＳＦＥＴが混在しており、ハンプ（コブ）電流が
発生する原因となったり、ＯＦＦ電流を上昇させる原因
となり、完成した半導体装置の誤動作や動作マージンの
低下等の問題点が生じていた。
【００１１】この発明は、上記のような問題点を解消す
るためになされたものであり、ハンプ（コブ）電流の発
生を抑制するとともに、ＯＦＦ電流を極力小さな値に抑
制することが可能な半導体装置を得ることを第一の目的
としており、第二に、ハンプ（コブ）電流を抑制すると
ともに、ＯＦＦ電流を抑制できる半導体装置を得るため
の製造方法を得ることを目的としている。
るためになされたものであり、ハンプ（コブ）電流の発
生を抑制するとともに、ＯＦＦ電流を極力小さな値に抑
制することが可能な半導体装置を得ることを第一の目的
としており、第二に、ハンプ（コブ）電流を抑制すると
ともに、ＯＦＦ電流を抑制できる半導体装置を得るため
の製造方法を得ることを目的としている。
【００１２】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、ＬＯＣＯＳ分離によって電気的に素子
を分離した半導体装置において、半導体基板内に高濃度
不純物層を形成するものである。
る半導体装置は、ＬＯＣＯＳ分離によって電気的に素子
を分離した半導体装置において、半導体基板内に高濃度
不純物層を形成するものである。
【００１３】この発明の請求項２に係る半導体装置は、
メサトランジスタが構成された半導体装置において、半
導体基板内に高濃度不純物層を形成するものである。
メサトランジスタが構成された半導体装置において、半
導体基板内に高濃度不純物層を形成するものである。
【００１４】この発明の請求項３に係る半導体装置は、
請求項１若しくは２の手段に加え、高濃度不純物層を活
性領域が形成された領域の下方の半導体基板内全面に形
成するものである。
請求項１若しくは２の手段に加え、高濃度不純物層を活
性領域が形成された領域の下方の半導体基板内全面に形
成するものである。
【００１５】さらに、この発明の請求項４に係る半導体
装置は、請求項１若しくは２の手段に加え、高濃度不純
物層を活性領域の下方であり、絶縁層の直下である半導
体基板内に形成するものである。
装置は、請求項１若しくは２の手段に加え、高濃度不純
物層を活性領域の下方であり、絶縁層の直下である半導
体基板内に形成するものである。
【００１６】さらに、この発明の請求項５に係る半導体
装置は、請求項１若しくは２の手段に加え、少なくと
も、ＬＯＣＯＳ分離領域と活性領域の境界部、若しくは
メサトランジスタの活性領域端部に沿う鉛直方向の断面
に、ソース／ドレイン領域、チャネル領域、ワード線か
らなるゲート電極が含まれる領域の上記境界部下方の第
一の絶縁層直下の半導体基板内に高濃度不純物領域を形
成するものである。
装置は、請求項１若しくは２の手段に加え、少なくと
も、ＬＯＣＯＳ分離領域と活性領域の境界部、若しくは
メサトランジスタの活性領域端部に沿う鉛直方向の断面
に、ソース／ドレイン領域、チャネル領域、ワード線か
らなるゲート電極が含まれる領域の上記境界部下方の第
一の絶縁層直下の半導体基板内に高濃度不純物領域を形
成するものである。
【００１７】また、この発明の請求項６に係る半導体装
置は、請求項１ないし５のいずれか一項の手段に加え、
活性領域内に形成されたソース／ドレイン領域がＮ型不
純物を含む場合、高濃度不純物層はＰ型不純物を含む構
造とし、活性領域内に形成されたソース／ドレイン領域
がＰ型不純物を含む場合、高濃度不純物層はＮ型不純物
を含む構造とするものである。
置は、請求項１ないし５のいずれか一項の手段に加え、
活性領域内に形成されたソース／ドレイン領域がＮ型不
純物を含む場合、高濃度不純物層はＰ型不純物を含む構
造とし、活性領域内に形成されたソース／ドレイン領域
がＰ型不純物を含む場合、高濃度不純物層はＮ型不純物
を含む構造とするものである。
【００１８】さらに、この発明の請求項７に係る半導体
装置の製造方法は、活性領域下の絶縁層直下の半導体基
板内に高濃度不純物層を形成する工程を含むものであ
る。
装置の製造方法は、活性領域下の絶縁層直下の半導体基
板内に高濃度不純物層を形成する工程を含むものであ
る。
【００１９】また、この発明の請求項８に係る半導体装
置の製造方法は、メサトランジスタを構成する活性領域
下の絶縁層直下の半導体基板内に高濃度不純物層を形成
する工程を含むものである。
置の製造方法は、メサトランジスタを構成する活性領域
下の絶縁層直下の半導体基板内に高濃度不純物層を形成
する工程を含むものである。
【００２０】また、この発明の請求項９に係る半導体装
置の製造方法は、請求項７若しくは８の手段に加え、活
性領域の下方の絶縁層直下の領域の半導体基板内全面に
高濃度不純物層を形成する工程を含むものである。
置の製造方法は、請求項７若しくは８の手段に加え、活
性領域の下方の絶縁層直下の領域の半導体基板内全面に
高濃度不純物層を形成する工程を含むものである。
【００２１】さらに、この発明の請求項１０に係る半導
体装置の製造方法は、請求項７若しくは８記載の手段に
加え、高濃度不純物層を、絶縁層直下であり活性領域が
形成された領域の下方の半導体基板内全面に形成する工
程を含むものである。
体装置の製造方法は、請求項７若しくは８記載の手段に
加え、高濃度不純物層を、絶縁層直下であり活性領域が
形成された領域の下方の半導体基板内全面に形成する工
程を含むものである。
【００２２】また、この発明の請求項１１に係る半導体
装置の製造方法は、請求項７若しくは８記載の手段に加
え、高濃度不純物層を、ＬＯＣＯＳ分離領域と活性領域
の境界部、若しくはメサトランジスタの活性領域端部に
沿う鉛直方向の断面に、ソース／ドレイン領域、チャネ
ル領域、ワード線からなるゲート電極が含まれる領域の
上記境界部下方の第一の絶縁層直下の半導体基板内に形
成する工程を含むものである。
装置の製造方法は、請求項７若しくは８記載の手段に加
え、高濃度不純物層を、ＬＯＣＯＳ分離領域と活性領域
の境界部、若しくはメサトランジスタの活性領域端部に
沿う鉛直方向の断面に、ソース／ドレイン領域、チャネ
ル領域、ワード線からなるゲート電極が含まれる領域の
上記境界部下方の第一の絶縁層直下の半導体基板内に形
成する工程を含むものである。
【００２３】さらに、この発明の請求項１２に係る半導
体装置の製造方法は、請求項７ないし１１のいずれか一
項記載の手段に加え、活性領域内に形成されたソース／
ドレイン領域がＮ型不純物を含む場合、高濃度不純物層
はＰ型不純物を含む構造とし、活性領域内に形成された
ソース／ドレイン領域がＰ型不純物を含む場合、高濃度
不純物層はＮ型不純物を含む構造とする工程を含むもの
である。
体装置の製造方法は、請求項７ないし１１のいずれか一
項記載の手段に加え、活性領域内に形成されたソース／
ドレイン領域がＮ型不純物を含む場合、高濃度不純物層
はＰ型不純物を含む構造とし、活性領域内に形成された
ソース／ドレイン領域がＰ型不純物を含む場合、高濃度
不純物層はＮ型不純物を含む構造とする工程を含むもの
である。
【００２４】
【作用】この発明の請求項１に係る発明は、ＳＯＩ（SI
LICON ON INSULATOR）構造、すなわち絶縁層上にシリコ
ン層（活性領域）が形成されている構造を構成する絶縁
層が形成された領域の直下の半導体基板内の高濃度不純
物層が形成されている領域を半導体基板の仕事関数とは
異なる仕事関数を持つ領域とするものである。
LICON ON INSULATOR）構造、すなわち絶縁層上にシリコ
ン層（活性領域）が形成されている構造を構成する絶縁
層が形成された領域の直下の半導体基板内の高濃度不純
物層が形成されている領域を半導体基板の仕事関数とは
異なる仕事関数を持つ領域とするものである。
【００２５】また、この発明の請求項２に係る発明は、
ＳＯＩ構造である半導体装置であって、メサトランジス
タが構成されたものにおいて、シリコン層（活性領域）
下の絶縁層が形成された領域の直下の半導体基板内の高
濃度不純物層が形成されている領域を半導体基板の仕事
関数とは異なる仕事関数を持つ領域とするものである。
ＳＯＩ構造である半導体装置であって、メサトランジス
タが構成されたものにおいて、シリコン層（活性領域）
下の絶縁層が形成された領域の直下の半導体基板内の高
濃度不純物層が形成されている領域を半導体基板の仕事
関数とは異なる仕事関数を持つ領域とするものである。
【００２６】また、この発明の請求項３に係る発明は、
ＳＯＩ構造を構成するシリコン層下方であって、絶縁層
直下に位置する高濃度絶縁層を形成した領域を半導体基
板の仕事関数とは異なる仕事関数を持つ領域とするもの
である。
ＳＯＩ構造を構成するシリコン層下方であって、絶縁層
直下に位置する高濃度絶縁層を形成した領域を半導体基
板の仕事関数とは異なる仕事関数を持つ領域とするもの
である。
【００２７】さらに、この発明の請求項４に係る発明
は、少なくともＳＯＩ構造を形成するシリコン層（活性
領域）の下部であり、絶縁層直下の高濃度不純物層を形
成した領域を半導体基板の仕事関数とは異なる仕事関数
を持つ領域とするものである。
は、少なくともＳＯＩ構造を形成するシリコン層（活性
領域）の下部であり、絶縁層直下の高濃度不純物層を形
成した領域を半導体基板の仕事関数とは異なる仕事関数
を持つ領域とするものである。
【００２８】さらに、この発明の請求項５に係る発明
は、少なくともＬＯＣＯＳ分離領域と活性領域の境界
部、若しくはメサトランジスタの活性領域端部に沿う鉛
直方向の断面に、ソース／ドレイン領域、チャネル領
域、ワード線からなるゲート電極が含まれる領域、すな
わち寄生ＭＯＳ−ＦＥＴ（METAL OXIDE SEMICONDUCTOR
FIELD EFFECT TRANSISTOR)の上記境界部下方の第一の絶
縁層直下であって高濃度不純物層を形成した領域を半導
体基板の仕事関数とは異なる仕事関数を持つ領域とする
ものである。
は、少なくともＬＯＣＯＳ分離領域と活性領域の境界
部、若しくはメサトランジスタの活性領域端部に沿う鉛
直方向の断面に、ソース／ドレイン領域、チャネル領
域、ワード線からなるゲート電極が含まれる領域、すな
わち寄生ＭＯＳ−ＦＥＴ（METAL OXIDE SEMICONDUCTOR
FIELD EFFECT TRANSISTOR)の上記境界部下方の第一の絶
縁層直下であって高濃度不純物層を形成した領域を半導
体基板の仕事関数とは異なる仕事関数を持つ領域とする
ものである。
【００２９】この発明の請求項６に係る発明は、請求項
１ないし５のいずれか一項に記載の作用に加え、活性領
域内に形成されたソース／ドレイン領域がＮ型不純物を
含む場合の高濃度不純物層はＰ型不純物を含む構造とす
ることで、トランジスタを構成するチャネル領域と高濃
度不純物領域の仕事関数差により、チャネル領域の下部
であり絶縁層の直上ある領域に弱反転層を形成するもの
である。また、活性領域内に形成されたソース／ドレイ
ン領域がＮ型不純物を含む場合、高濃度不純物層はＰ型
不純物を含む構造とすることで、トランジスタを構成す
るチャネル領域と高濃度不純物領域の仕事関数差によ
り、チャネル領域の下部であり絶縁層の直上である領域
に弱反転領域を形成するものである。
１ないし５のいずれか一項に記載の作用に加え、活性領
域内に形成されたソース／ドレイン領域がＮ型不純物を
含む場合の高濃度不純物層はＰ型不純物を含む構造とす
ることで、トランジスタを構成するチャネル領域と高濃
度不純物領域の仕事関数差により、チャネル領域の下部
であり絶縁層の直上ある領域に弱反転層を形成するもの
である。また、活性領域内に形成されたソース／ドレイ
ン領域がＮ型不純物を含む場合、高濃度不純物層はＰ型
不純物を含む構造とすることで、トランジスタを構成す
るチャネル領域と高濃度不純物領域の仕事関数差によ
り、チャネル領域の下部であり絶縁層の直上である領域
に弱反転領域を形成するものである。
【００３０】この発明の請求項７に係る発明は、請求項
１と同様の作用をするものである。
１と同様の作用をするものである。
【００３１】この発明の請求項８に係る発明は、請求項
２と同様の作用をするものである。
２と同様の作用をするものである。
【００３２】この発明の請求項９に係る発明は、請求項
３と同様の作用をするものである。
３と同様の作用をするものである。
【００３３】この発明の請求項１０に係る発明は、請求
項４と同様の作用をするものである。
項４と同様の作用をするものである。
【００３４】この発明の請求項１１に係る発明は、請求
項５と同様の作用をするものである。
項５と同様の作用をするものである。
【００３５】この発明の請求項１２に係る発明は、請求
項６と同様の作用をするものである。
項６と同様の作用をするものである。
【００３６】
実施例１．以下、この発明の、実施例１を図１ないし図
２２を用いて説明する。図１において、１５は、ＳＯＩ
基板１ｂを構成する埋め込み酸化膜２直下であり、半導
体基板１ａの上部である領域に形成され、ソース／ドレ
イン領域４と同型の不純物を含む高濃度不純物層であ
る。また、その他、従来の技術で示した記号と同一記号
は同一、若しくは相当部分を示すものであり、図中のゲ
ート電極（ワード線）８の寸法は、その幅の長さが０．
５μｍ程度の大きさで形成されている。さらに、図１に
示したＣ−Ｃ記号に沿って切り取った断面は、図２に示
すような構造となり、図２において、従来の技術、及び
図１において示した記号と同一記号は同一、若しくは相
当部分を示すものであり、ＬＯＣＯＳ分離領域端部１０
の下層にソース／ドレイン領域４、チャネル領域５から
成るＳＯＩ層６が形成されており、この層から埋め込み
酸化膜２を介して半導体基板の上部に高濃度不純物層１
５が形成された状態となっている。
２２を用いて説明する。図１において、１５は、ＳＯＩ
基板１ｂを構成する埋め込み酸化膜２直下であり、半導
体基板１ａの上部である領域に形成され、ソース／ドレ
イン領域４と同型の不純物を含む高濃度不純物層であ
る。また、その他、従来の技術で示した記号と同一記号
は同一、若しくは相当部分を示すものであり、図中のゲ
ート電極（ワード線）８の寸法は、その幅の長さが０．
５μｍ程度の大きさで形成されている。さらに、図１に
示したＣ−Ｃ記号に沿って切り取った断面は、図２に示
すような構造となり、図２において、従来の技術、及び
図１において示した記号と同一記号は同一、若しくは相
当部分を示すものであり、ＬＯＣＯＳ分離領域端部１０
の下層にソース／ドレイン領域４、チャネル領域５から
成るＳＯＩ層６が形成されており、この層から埋め込み
酸化膜２を介して半導体基板の上部に高濃度不純物層１
５が形成された状態となっている。
【００３７】次に、図１に示す半導体装置、特にＰチャ
ネルトランジスタとＮチャネルトランジスタが同一基板
に形成された薄膜ＳＯＩ−ＭＯＳＦＥＴの形成過程を順
を追って説明する。なお、説明に用いる断面図は、半導
体装置のトランジスタのゲート幅方向にＣ−Ｃ記号に沿
って切断した断面に相当する図であり、従来の技術の課
題となる寄生ＭＯＳＦＥＴが形成される部分、すなわ
ち、薄い活性領域が形成されている部分の断面である。
まず、図３に示すように、ＳＩＭＯＸ（SEPARATION BY
IMPLANTED OXYGEN）という半導体基板１ａ、埋め込み酸
化膜２、シリコンからなるＳＯＩ層６を含むＳＯＩ基板
１ｂを形成する。これは、Ｐ型で不純物濃度が１０15ｉ
ｏｎ／ｃｍ3である半導体基板１ａに対し、この半導体
基板１ａの表面から１０００〜５０００Å程度の深さに
酸素イオンの注入を行うことで、膜厚２０００〜４００
０Åの二酸化シリコンからなる埋め込み酸化膜２を形成
する。この埋め込み酸化膜２を形成することで、酸素イ
オンが注入されなかった半導体基板１ａ表面近傍には自
己整合的に厚さ１０００Å程度のＳＯＩ層６が形成され
る。（ここで、シリコン層３ａは、実際は半導体基板１
の一部であると見なすことができるが、説明の簡単化の
ため、半導体基板１ａに含まれない別の層であると考え
る。埋め込み酸化膜２についても同様である。）また、
シリコン層３ａは、埋め込み酸化膜２下の半導体基板１
ａと同型であって同濃度の不純物が含まれている。
ネルトランジスタとＮチャネルトランジスタが同一基板
に形成された薄膜ＳＯＩ−ＭＯＳＦＥＴの形成過程を順
を追って説明する。なお、説明に用いる断面図は、半導
体装置のトランジスタのゲート幅方向にＣ−Ｃ記号に沿
って切断した断面に相当する図であり、従来の技術の課
題となる寄生ＭＯＳＦＥＴが形成される部分、すなわ
ち、薄い活性領域が形成されている部分の断面である。
まず、図３に示すように、ＳＩＭＯＸ（SEPARATION BY
IMPLANTED OXYGEN）という半導体基板１ａ、埋め込み酸
化膜２、シリコンからなるＳＯＩ層６を含むＳＯＩ基板
１ｂを形成する。これは、Ｐ型で不純物濃度が１０15ｉ
ｏｎ／ｃｍ3である半導体基板１ａに対し、この半導体
基板１ａの表面から１０００〜５０００Å程度の深さに
酸素イオンの注入を行うことで、膜厚２０００〜４００
０Åの二酸化シリコンからなる埋め込み酸化膜２を形成
する。この埋め込み酸化膜２を形成することで、酸素イ
オンが注入されなかった半導体基板１ａ表面近傍には自
己整合的に厚さ１０００Å程度のＳＯＩ層６が形成され
る。（ここで、シリコン層３ａは、実際は半導体基板１
の一部であると見なすことができるが、説明の簡単化の
ため、半導体基板１ａに含まれない別の層であると考え
る。埋め込み酸化膜２についても同様である。）また、
シリコン層３ａは、埋め込み酸化膜２下の半導体基板１
ａと同型であって同濃度の不純物が含まれている。
【００３８】さらに、次の工程では、図４に示すよう
に、Ｎチャネルトランジスタ形成領域以外の領域にレジ
スト膜１６をパターニングし、その後、ボロン（Ｂ）等
を鉛直方向下向き（イオン注入方向１７）にイオン注入
（注入量は１０15ｉｏｎ／ｃｍ2）し、上記埋め込み酸
化膜２直下の半導体基板１ａの上面から３０００Å程度
の深さにかけてに、その不純物濃度が１０15ｉｏｎ／ｃ
ｍ3のＰ型の高濃度不純物層１８を形成する。その後、
上記レジスト膜１６を除去し、図５に示すように、Ｐチ
ャネルトランジスタ形成領域以外の領域にレジスト膜１
９をパターニングし、ヒ素（Ａｓ）をイオン注入（注入
量１０15ｉｏｎ／ｃｍ2、イオン注入方向２０）するこ
とで上記埋め込み酸化膜２直下の半導体基板１ａ内に、
その上面から３０００Å程度の深さにかけて、その不純
物濃度が１０20ｉｏｎ／ｃｍ3のＮ型の高濃度不純物層
２１を形成する。
に、Ｎチャネルトランジスタ形成領域以外の領域にレジ
スト膜１６をパターニングし、その後、ボロン（Ｂ）等
を鉛直方向下向き（イオン注入方向１７）にイオン注入
（注入量は１０15ｉｏｎ／ｃｍ2）し、上記埋め込み酸
化膜２直下の半導体基板１ａの上面から３０００Å程度
の深さにかけてに、その不純物濃度が１０15ｉｏｎ／ｃ
ｍ3のＰ型の高濃度不純物層１８を形成する。その後、
上記レジスト膜１６を除去し、図５に示すように、Ｐチ
ャネルトランジスタ形成領域以外の領域にレジスト膜１
９をパターニングし、ヒ素（Ａｓ）をイオン注入（注入
量１０15ｉｏｎ／ｃｍ2、イオン注入方向２０）するこ
とで上記埋め込み酸化膜２直下の半導体基板１ａ内に、
その上面から３０００Å程度の深さにかけて、その不純
物濃度が１０20ｉｏｎ／ｃｍ3のＮ型の高濃度不純物層
２１を形成する。
【００３９】次に、図６に示すように、Ｎチャネルトラ
ンジスタを形成する領域以外の領域にレジスト膜２２
ａ、２２ｂをパターニングし、その後、ヒ素（Ａｓ）を
イオン注入（注入量１０15ｉｏｎ／ｃｍ2、イオン注入
方向２３）することでＮチャネルトランジスタのＰ型不
純物を含む活性領域２４を形成する。次に、上記レジス
ト膜２２ａ、２２ｂを除去し、同様に、Ｐチャネルトラ
ンジスタを形成する領域以外の領域にレジスト膜２５
ａ、２５ｂをパターニングし、その後、ボロン（Ｂ）を
イオン注入（注入量１０15ｉｏｎ／ｃｍ2、イオン注入
方向２６）することでＰチャネルトランジスタのＮ型活
性領域２７を形成する（図７）。
ンジスタを形成する領域以外の領域にレジスト膜２２
ａ、２２ｂをパターニングし、その後、ヒ素（Ａｓ）を
イオン注入（注入量１０15ｉｏｎ／ｃｍ2、イオン注入
方向２３）することでＮチャネルトランジスタのＰ型不
純物を含む活性領域２４を形成する。次に、上記レジス
ト膜２２ａ、２２ｂを除去し、同様に、Ｐチャネルトラ
ンジスタを形成する領域以外の領域にレジスト膜２５
ａ、２５ｂをパターニングし、その後、ボロン（Ｂ）を
イオン注入（注入量１０15ｉｏｎ／ｃｍ2、イオン注入
方向２６）することでＰチャネルトランジスタのＮ型活
性領域２７を形成する（図７）。
【００４０】その後、上記レジスト膜２５ａ、２５ｂを
除去し、この半導体装置の表面全面を酸化させること
で、厚さ１００〜２００Å程度の非常に薄い下敷き酸化
膜２８を形成し、さらに、その下敷き酸化膜２８上にフ
ィールド酸化の際のマスクとなる窒化シリコン膜２９を
ＣＶＤ（CHEMICAL VAPOR DEPOSITION）技術を用いて３
０００Å程度の厚さの膜になるように形成する（図
８）。その後、写真製版工程を経て活性領域の部分を覆
うように、レジストパターンを形成し、これをマスクと
して異方性エッチングし、窒化シリコン膜２９上のレジ
ストパターンを除去することによって図９に示すような
フィールド酸化の際のマスクとなる窒化シリコン膜２９
を得る。
除去し、この半導体装置の表面全面を酸化させること
で、厚さ１００〜２００Å程度の非常に薄い下敷き酸化
膜２８を形成し、さらに、その下敷き酸化膜２８上にフ
ィールド酸化の際のマスクとなる窒化シリコン膜２９を
ＣＶＤ（CHEMICAL VAPOR DEPOSITION）技術を用いて３
０００Å程度の厚さの膜になるように形成する（図
８）。その後、写真製版工程を経て活性領域の部分を覆
うように、レジストパターンを形成し、これをマスクと
して異方性エッチングし、窒化シリコン膜２９上のレジ
ストパターンを除去することによって図９に示すような
フィールド酸化の際のマスクとなる窒化シリコン膜２９
を得る。
【００４１】次に、窒化シリコン膜２９をマスクとし
て、水素、酸素雰囲気中、９５０゜Ｃで、１５分間程度
のフィールド酸化を行い、最大の厚さが２０００Å程度
となるようなＬＯＣＯＳ分離領域３ｂを形成する。な
お、この図１０は、図１のＬＯＣＯＳ分離領域３ｂと活
性領域６の境界部９を含む断面に相当する断面図である
ため、フィールド酸化によってＬＯＣＯＳ分離領域３ｂ
が生じると、既に形成した活性領域２４、２７の上層に
ＬＯＣＯＳ分離領域端部１０が形成されている。また、
活性領域２４、２７はフィールド酸化をする前の図９と
比較すると、フィールド酸化後は、その一部が酸化さ
れ、ＬＯＣＯＳ分離領域３ｂ（若しくはＬＯＣＯＳ分離
領域端部１０）と変化したか、または形成された酸化膜
に圧力をかけられるかして薄い層になっていることが分
かる。
て、水素、酸素雰囲気中、９５０゜Ｃで、１５分間程度
のフィールド酸化を行い、最大の厚さが２０００Å程度
となるようなＬＯＣＯＳ分離領域３ｂを形成する。な
お、この図１０は、図１のＬＯＣＯＳ分離領域３ｂと活
性領域６の境界部９を含む断面に相当する断面図である
ため、フィールド酸化によってＬＯＣＯＳ分離領域３ｂ
が生じると、既に形成した活性領域２４、２７の上層に
ＬＯＣＯＳ分離領域端部１０が形成されている。また、
活性領域２４、２７はフィールド酸化をする前の図９と
比較すると、フィールド酸化後は、その一部が酸化さ
れ、ＬＯＣＯＳ分離領域３ｂ（若しくはＬＯＣＯＳ分離
領域端部１０）と変化したか、または形成された酸化膜
に圧力をかけられるかして薄い層になっていることが分
かる。
【００４２】次に、窒化シリコン膜２９を除去後、二酸
化シリコンをＣＶＤ技術で厚さ１００〜２００Åの膜に
形成することによって、下敷き酸化膜３０ａを形成する
（図１１）。この上に、さらに不純物を含有したポリシ
リコンをＣＶＤ技術を用いて厚さ２０００Å程度に積層
する（図１２）。次に、ワード線形成の為に、上記ポリ
シリコン層３１ａ上に、所望のワード線の形状のレジス
ト膜３２を写真製版工程を経て形成する（図１３）。そ
の後、異方性エッチングを行うことでゲート電極となる
ワード線３１ｂを形成することができる（図１４）。ま
た、このゲート電極は、幅５０００Å、厚さ１０００
Å、またゲート絶縁層の厚さは１００〜１５０Åとなる
ように形成する。
化シリコンをＣＶＤ技術で厚さ１００〜２００Åの膜に
形成することによって、下敷き酸化膜３０ａを形成する
（図１１）。この上に、さらに不純物を含有したポリシ
リコンをＣＶＤ技術を用いて厚さ２０００Å程度に積層
する（図１２）。次に、ワード線形成の為に、上記ポリ
シリコン層３１ａ上に、所望のワード線の形状のレジス
ト膜３２を写真製版工程を経て形成する（図１３）。そ
の後、異方性エッチングを行うことでゲート電極となる
ワード線３１ｂを形成することができる（図１４）。ま
た、このゲート電極は、幅５０００Å、厚さ１０００
Å、またゲート絶縁層の厚さは１００〜１５０Åとなる
ように形成する。
【００４３】次に、ワード線３１ｂ上に残されているレ
ジスト膜３２を除去後、トランジスタのソース／ドレイ
ン領域となる活性領域にＬＤＤ（LIGHT DOPED DRAIN）
構造を形成するため、まず、Ｎチャネルトランジスタ形
成領域に対し、Ｎ型低濃度不純物層３５を形成する。ま
ず、Ｎチャネルトランジスタ形成領域以外の領域上にレ
ジスト膜３３を写真製版によって得、これをマスクとし
て、ヒ素（Ａｓ）を、鉛直方向下向きに注入（イオン注
入方向３４）することによって、Ｎ型低濃度不純物層３
５を形成する（図１５）。上記レジスト膜３３除去後、
同様に、Ｐチャネルトランジスタ形成領域以外の領域上
にレジスト膜３６を写真製版によってて得、これをマス
クとして、ボロン（Ｂ）を鉛直方向下向きに注入（イオ
ン注入方向３７）することによって、Ｐ型低濃度不純物
層３８を形成する（図１６）。
ジスト膜３２を除去後、トランジスタのソース／ドレイ
ン領域となる活性領域にＬＤＤ（LIGHT DOPED DRAIN）
構造を形成するため、まず、Ｎチャネルトランジスタ形
成領域に対し、Ｎ型低濃度不純物層３５を形成する。ま
ず、Ｎチャネルトランジスタ形成領域以外の領域上にレ
ジスト膜３３を写真製版によって得、これをマスクとし
て、ヒ素（Ａｓ）を、鉛直方向下向きに注入（イオン注
入方向３４）することによって、Ｎ型低濃度不純物層３
５を形成する（図１５）。上記レジスト膜３３除去後、
同様に、Ｐチャネルトランジスタ形成領域以外の領域上
にレジスト膜３６を写真製版によってて得、これをマス
クとして、ボロン（Ｂ）を鉛直方向下向きに注入（イオ
ン注入方向３７）することによって、Ｐ型低濃度不純物
層３８を形成する（図１６）。
【００４４】上記のように、トランジスタのソース／ド
レイン領域の低濃度不純物層３５、３８形成後、レジス
ト膜３６は完全に除去し、次に、ワード線３１ｂ（ゲー
ト電極）の側面部にサイドウォール４０を形成するため
に、まず、この製造過程にある半導体装置の全面にＣＶ
Ｄ技術を用いて、少なくとも厚さ２０００Å以上の二酸
化シリコン層からなる絶縁層３９を形成する（図１
７）。その後、異方性エッチングによって、半導体装置
の全面に積層された絶縁層３９をエッチバックし、自己
整合的にワード線３１ｂ（ゲート電極）の側面部のみに
接するように上記絶縁層、つまり、サイドウォール４０
を形成することができ、図１８に示す構造の半導体装置
が形成される。また、この時、ワード線（ゲート電極）
３１ｂ下の下敷き酸化膜３０ａはサイドウォール形成時
の異方性エッチングの際に、同時にエッチングされ、ワ
ード線（ゲート電極）３１ｂの下にのみ、ゲート絶縁膜
３０ｂとして残される。
レイン領域の低濃度不純物層３５、３８形成後、レジス
ト膜３６は完全に除去し、次に、ワード線３１ｂ（ゲー
ト電極）の側面部にサイドウォール４０を形成するため
に、まず、この製造過程にある半導体装置の全面にＣＶ
Ｄ技術を用いて、少なくとも厚さ２０００Å以上の二酸
化シリコン層からなる絶縁層３９を形成する（図１
７）。その後、異方性エッチングによって、半導体装置
の全面に積層された絶縁層３９をエッチバックし、自己
整合的にワード線３１ｂ（ゲート電極）の側面部のみに
接するように上記絶縁層、つまり、サイドウォール４０
を形成することができ、図１８に示す構造の半導体装置
が形成される。また、この時、ワード線（ゲート電極）
３１ｂ下の下敷き酸化膜３０ａはサイドウォール形成時
の異方性エッチングの際に、同時にエッチングされ、ワ
ード線（ゲート電極）３１ｂの下にのみ、ゲート絶縁膜
３０ｂとして残される。
【００４５】次に、ソース／ドレイン領域のＬＤＤ構造
の高濃度不純物層形成のために、まず、Ｎチャネルトラ
ンジスタ形成領域以外の領域にはレジスト膜４１を写真
製版によって形成し、これをマスクとして、ヒ素（Ａ
ｓ）を、注入量１０15ｉｏｎ／ｃｍ2で鉛直方向下向き
に注入（イオン注入方向４２）する。これによって、結
果的に１０20ｉｏｎ／ｃｍ3程度の濃度のＮ型高濃度不
純物層４３を形成することができる（図１９）。次に、
上記レジスト膜４１除去後、同様に、Ｐチャネルトラン
ジスタ形成領域以外の領域にレジスト膜４４を写真製版
工程を経てパターニングして得、これをマスクとして、
ボロン（Ｂ）を注入量１０15ｉｏｎ／ｃｍ2で鉛直方向
下向きに注入（イオン注入方向４５）することによっ
て、結果的に１０20ｉｏｎ／ｃｍ3程度の濃度のＰ型高
濃度不純物層４６を得る（図１６）。このようにしてＬ
ＤＤ構造のＮ型低濃度不純物層３５、Ｎ型高濃度不純物
層４３からなるＮチャネルトランジスタのソース／ドレ
イン領域４ａ、及びＰ型低濃度不純物層３８、Ｐ型高濃
度不純物層４６からなるＰチャネルトランジスタのソー
ス／ドレイン領域４ｂが形成でき、図１に相当する、活
性領域が正常な寸法で構成されている薄膜ＳＯＩ−ＭＯ
ＳＦＥＴに対して非常に薄く、その上層に素子分離のた
めに形成されたＬＯＣＯＳ分離領域３ｂの端部１０が形
成された寄生ＭＯＳＦＥＴを持つ半導体装置が得られ
た。
の高濃度不純物層形成のために、まず、Ｎチャネルトラ
ンジスタ形成領域以外の領域にはレジスト膜４１を写真
製版によって形成し、これをマスクとして、ヒ素（Ａ
ｓ）を、注入量１０15ｉｏｎ／ｃｍ2で鉛直方向下向き
に注入（イオン注入方向４２）する。これによって、結
果的に１０20ｉｏｎ／ｃｍ3程度の濃度のＮ型高濃度不
純物層４３を形成することができる（図１９）。次に、
上記レジスト膜４１除去後、同様に、Ｐチャネルトラン
ジスタ形成領域以外の領域にレジスト膜４４を写真製版
工程を経てパターニングして得、これをマスクとして、
ボロン（Ｂ）を注入量１０15ｉｏｎ／ｃｍ2で鉛直方向
下向きに注入（イオン注入方向４５）することによっ
て、結果的に１０20ｉｏｎ／ｃｍ3程度の濃度のＰ型高
濃度不純物層４６を得る（図１６）。このようにしてＬ
ＤＤ構造のＮ型低濃度不純物層３５、Ｎ型高濃度不純物
層４３からなるＮチャネルトランジスタのソース／ドレ
イン領域４ａ、及びＰ型低濃度不純物層３８、Ｐ型高濃
度不純物層４６からなるＰチャネルトランジスタのソー
ス／ドレイン領域４ｂが形成でき、図１に相当する、活
性領域が正常な寸法で構成されている薄膜ＳＯＩ−ＭＯ
ＳＦＥＴに対して非常に薄く、その上層に素子分離のた
めに形成されたＬＯＣＯＳ分離領域３ｂの端部１０が形
成された寄生ＭＯＳＦＥＴを持つ半導体装置が得られ
た。
【００４６】その後、さらにＤＲＡＭのメモリセルの構
造を、簡単のためＮチャネルトランジスタが形成される
領域にのみ着目して考えると、高濃度不純物層４３を構
成要素とするソース／ドレイン領域４ａ上に生じた自然
酸化膜を軽くドライエッチングすることによって除去
し、ソース／ドレイン領域４ａ上面を露出させ、これに
接するようにキャパシタ５１のストレージノード４８、
高誘電体層４９、セルプレート５０、さらに各配線をシ
ョートさせないために絶縁膜４７を形成し、さらにキャ
パシタ５１を構成するセルプレート５０に接するように
ポリパッド５２ａを形成し、さらにこのポリパッド５２
ａに接するようにビット線５２ｂ、金属配線５３等を順
次積層して形成して行くことで、図２１に示す構造のＤ
ＲＡＭが完成する。なお、この図２１に示した断面図は
図１のＣ−Ｃ断面に相当する位置の断面図であるため、
ソース／ドレイン領域４ａ、チャネル領域５ａからなる
活性領域６ａの上層にＬＯＣＯＳ分離領域端部１０が形
成された状態になっており、ソース／ドレイン領域上面
にはキャパシタ５１が接するように形成されていない
が、少なくとも、活性領域６ａの中央部を含むような断
面を見た場合、活性領域６ａの上層にはＬＯＣＯＳ分離
領域３ｂを構成する二酸化シリコンは形成されておら
ず、ソース／ドレイン領域４ａ上面に接するようにキャ
パシタ５１が形成されている。
造を、簡単のためＮチャネルトランジスタが形成される
領域にのみ着目して考えると、高濃度不純物層４３を構
成要素とするソース／ドレイン領域４ａ上に生じた自然
酸化膜を軽くドライエッチングすることによって除去
し、ソース／ドレイン領域４ａ上面を露出させ、これに
接するようにキャパシタ５１のストレージノード４８、
高誘電体層４９、セルプレート５０、さらに各配線をシ
ョートさせないために絶縁膜４７を形成し、さらにキャ
パシタ５１を構成するセルプレート５０に接するように
ポリパッド５２ａを形成し、さらにこのポリパッド５２
ａに接するようにビット線５２ｂ、金属配線５３等を順
次積層して形成して行くことで、図２１に示す構造のＤ
ＲＡＭが完成する。なお、この図２１に示した断面図は
図１のＣ−Ｃ断面に相当する位置の断面図であるため、
ソース／ドレイン領域４ａ、チャネル領域５ａからなる
活性領域６ａの上層にＬＯＣＯＳ分離領域端部１０が形
成された状態になっており、ソース／ドレイン領域上面
にはキャパシタ５１が接するように形成されていない
が、少なくとも、活性領域６ａの中央部を含むような断
面を見た場合、活性領域６ａの上層にはＬＯＣＯＳ分離
領域３ｂを構成する二酸化シリコンは形成されておら
ず、ソース／ドレイン領域４ａ上面に接するようにキャ
パシタ５１が形成されている。
【００４７】このように構成された半導体装置（図２
１）は、工程図の断面に示すような寄生ＭＯＳＦＥＴを
持つ半導体装置として形成されているが、その寄生ＭＯ
ＳＦＥＴの下層の絶縁層直下に高濃度不純物層を形成し
たことによって、次のような効果を奏する。しかし、Ｐ
型の高濃度不純物層４ａを埋め込み酸化膜２の下層に形
成したことによって、そのエネルギー準位の相互関係は
図２２に示すようにＳＯＩ層６のエネルギー準位は埋め
込み酸化膜２を介して形成されたＰ型高濃度不純物層１
５のエネルギー準位よりも低くなり、その仕事関数差が
大きいためにＳＯＩ層６の下部に弱反転領域５４ｂが形
成される。このため、実効的にＳＯＩでない通常のＭＯ
Ｓ−ＦＥＴにＮチャネルトランジスタのバックゲート
（チャネル領域下部）に負電位を印加した場合に相当す
る状態を作り出すことができる。この場合は寄生ＭＯＳ
ＦＥＴのしきい値を上昇させることになり、図４９
（ｂ）の記号１４で示した電気特性曲線と同様の特性を
持つ半導体装置が得られることになる。よって、高濃度
不純物層をイオン注入によって形成するという一工程を
従来のＳＯＩ構造の製造方法に加えるだけで、寄生ＭＯ
ＳＦＥＴのために発生していたハンプ（コブ）電流の影
響をなくすことが可能となり、また、ＯＦＦ電流も大幅
に減少させることができ、トランジスタの電気特性は安
定したものとなる。よって、結果的に半導体装置の誤動
作を抑制でき、また動作マージンの上昇などの効果が現
れる。加えて、埋め込み酸化膜直下に形成する高濃度不
純物層の不純物濃度を調整することによって、その上部
に形成されているトランジスタのしきい値の変動度を変
えることが可能である。
１）は、工程図の断面に示すような寄生ＭＯＳＦＥＴを
持つ半導体装置として形成されているが、その寄生ＭＯ
ＳＦＥＴの下層の絶縁層直下に高濃度不純物層を形成し
たことによって、次のような効果を奏する。しかし、Ｐ
型の高濃度不純物層４ａを埋め込み酸化膜２の下層に形
成したことによって、そのエネルギー準位の相互関係は
図２２に示すようにＳＯＩ層６のエネルギー準位は埋め
込み酸化膜２を介して形成されたＰ型高濃度不純物層１
５のエネルギー準位よりも低くなり、その仕事関数差が
大きいためにＳＯＩ層６の下部に弱反転領域５４ｂが形
成される。このため、実効的にＳＯＩでない通常のＭＯ
Ｓ−ＦＥＴにＮチャネルトランジスタのバックゲート
（チャネル領域下部）に負電位を印加した場合に相当す
る状態を作り出すことができる。この場合は寄生ＭＯＳ
ＦＥＴのしきい値を上昇させることになり、図４９
（ｂ）の記号１４で示した電気特性曲線と同様の特性を
持つ半導体装置が得られることになる。よって、高濃度
不純物層をイオン注入によって形成するという一工程を
従来のＳＯＩ構造の製造方法に加えるだけで、寄生ＭＯ
ＳＦＥＴのために発生していたハンプ（コブ）電流の影
響をなくすことが可能となり、また、ＯＦＦ電流も大幅
に減少させることができ、トランジスタの電気特性は安
定したものとなる。よって、結果的に半導体装置の誤動
作を抑制でき、また動作マージンの上昇などの効果が現
れる。加えて、埋め込み酸化膜直下に形成する高濃度不
純物層の不純物濃度を調整することによって、その上部
に形成されているトランジスタのしきい値の変動度を変
えることが可能である。
【００４８】また、Ｐチャネルトランジスタ形成領域の
下部にＮ型高濃度不純物層を形成することで、その上部
に形成された寄生ＭＯＳＦＥＴのしきい値を（Ｎチャネ
ルトランジスタの場合とは逆に）低くなる方向にシフト
させてハンプ電流やＯＦＦ電流の発生を抑制することも
可能となる。さらに、Ｎチャネルトランジスタ形成領域
の下部にＮ型高濃度不純物層を形成した場合、Ｐチャネ
ルトランジスタ形成領域の下部にＰ型高濃度不純物層を
形成した場合等、活性領域下部であって、少なくとも埋
め込み酸化膜直下に高濃度不純物領域を形成した領域に
おいては、その上部に形成された寄生ＭＯＳＦＥＴ、若
しくは正確な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴのしきい
値の大きさは先述したように埋め込み酸化膜直下に形成
する高濃度不純物層の濃度によって高電位、若しくは低
電位にシフトさせることが可能である。
下部にＮ型高濃度不純物層を形成することで、その上部
に形成された寄生ＭＯＳＦＥＴのしきい値を（Ｎチャネ
ルトランジスタの場合とは逆に）低くなる方向にシフト
させてハンプ電流やＯＦＦ電流の発生を抑制することも
可能となる。さらに、Ｎチャネルトランジスタ形成領域
の下部にＮ型高濃度不純物層を形成した場合、Ｐチャネ
ルトランジスタ形成領域の下部にＰ型高濃度不純物層を
形成した場合等、活性領域下部であって、少なくとも埋
め込み酸化膜直下に高濃度不純物領域を形成した領域に
おいては、その上部に形成された寄生ＭＯＳＦＥＴ、若
しくは正確な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴのしきい
値の大きさは先述したように埋め込み酸化膜直下に形成
する高濃度不純物層の濃度によって高電位、若しくは低
電位にシフトさせることが可能である。
【００４９】本実施例の場合、ＳＯＩ基板を形成してい
る領域全面にわたって高濃度不純物層を形成しており、
寄生ＭＯＳＦＥＴが形成されている領域以外の、正確な
寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴの下部にも高濃度不純
物層が形成されている。しかし、寄生ＭＯＳＦＥＴに流
れるドレイン電流は、ゲート電圧を上昇させて、その値
を飽和させた時の大きさを見ても分かるように、通常の
寸法で構成されている薄膜ＳＯＩ−ＭＯＳＦＥＴのドレ
イン電流値に比べて非常に小さい。このように、流れる
電流値が大きく異なるトランジスタである場合、そのバ
ックゲートに相当する部分に、同様に電圧を印加した場
合の影響も当然異なり、寄生ＭＯＳＦＥＴに対するバッ
クゲート電圧の影響は大きく反映される。よって、正常
な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴは寄生ＭＯＳＦＥＴ
と違い、ソース／ドレイン領域間に流れる電流値が非常
に大きく、裏面電位の影響を受けにくい構造であるた
め、チャネル領域の下部に弱反転領域が形成されたとし
ても、トランジスタ自体のしきい値が大きく変動するこ
とはない。従って、正常な寸法で形成されている薄膜Ｓ
ＯＩ−ＭＯＳＦＥＴにはほとんど影響を及ぼさず、その
トランジスタの電気特性を悪化させる原因となる寄生Ｍ
ＯＳＦＥＴにのみ影響を及ぼし、安定な電気特性を持つ
半導体装置を形成することが可能となる。
る領域全面にわたって高濃度不純物層を形成しており、
寄生ＭＯＳＦＥＴが形成されている領域以外の、正確な
寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴの下部にも高濃度不純
物層が形成されている。しかし、寄生ＭＯＳＦＥＴに流
れるドレイン電流は、ゲート電圧を上昇させて、その値
を飽和させた時の大きさを見ても分かるように、通常の
寸法で構成されている薄膜ＳＯＩ−ＭＯＳＦＥＴのドレ
イン電流値に比べて非常に小さい。このように、流れる
電流値が大きく異なるトランジスタである場合、そのバ
ックゲートに相当する部分に、同様に電圧を印加した場
合の影響も当然異なり、寄生ＭＯＳＦＥＴに対するバッ
クゲート電圧の影響は大きく反映される。よって、正常
な寸法の薄膜ＳＯＩ−ＭＯＳＦＥＴは寄生ＭＯＳＦＥＴ
と違い、ソース／ドレイン領域間に流れる電流値が非常
に大きく、裏面電位の影響を受けにくい構造であるた
め、チャネル領域の下部に弱反転領域が形成されたとし
ても、トランジスタ自体のしきい値が大きく変動するこ
とはない。従って、正常な寸法で形成されている薄膜Ｓ
ＯＩ−ＭＯＳＦＥＴにはほとんど影響を及ぼさず、その
トランジスタの電気特性を悪化させる原因となる寄生Ｍ
ＯＳＦＥＴにのみ影響を及ぼし、安定な電気特性を持つ
半導体装置を形成することが可能となる。
【００５０】実施例２．以下に、この発明の実施例２の
半導体装置について、図２３ないし図２６を参照して説
明する。図２３に示す図は、半導体装置の要部断面斜視
図であり、図２３において、５５は、薄膜ＳＯＩ−ＭＯ
ＳＦＥＴの活性領域の下部であり、ＳＯＩ構造を形成す
る埋め込み酸化膜２直下の半導体基板１の上部に形成さ
れ、ソース／ドレイン領域４と同型の不純物を含む高濃
度不純物層である。また、その他、従来の技術、若しく
は実施例１で示した記号と同一記号は同一、若しくは相
当部分を示すものである。実施例１との相違点は、実施
例１では高濃度不純物層１５はＳＯＩ基板１ｂが形成さ
れた領域全面に形成されていたが、この実施例２では、
埋め込み酸化膜２上に形成されているシリコン層の活性
領域６の下部、及び活性領域６と不活性領域３ｂの境界
部９の下部のみに高濃度不純物層５５を形成し、不活性
領域３ｂの下部には、高濃度不純物層を形成しないとい
う点である。
半導体装置について、図２３ないし図２６を参照して説
明する。図２３に示す図は、半導体装置の要部断面斜視
図であり、図２３において、５５は、薄膜ＳＯＩ−ＭＯ
ＳＦＥＴの活性領域の下部であり、ＳＯＩ構造を形成す
る埋め込み酸化膜２直下の半導体基板１の上部に形成さ
れ、ソース／ドレイン領域４と同型の不純物を含む高濃
度不純物層である。また、その他、従来の技術、若しく
は実施例１で示した記号と同一記号は同一、若しくは相
当部分を示すものである。実施例１との相違点は、実施
例１では高濃度不純物層１５はＳＯＩ基板１ｂが形成さ
れた領域全面に形成されていたが、この実施例２では、
埋め込み酸化膜２上に形成されているシリコン層の活性
領域６の下部、及び活性領域６と不活性領域３ｂの境界
部９の下部のみに高濃度不純物層５５を形成し、不活性
領域３ｂの下部には、高濃度不純物層を形成しないとい
う点である。
【００５１】次に、図２３に示した半導体装置の形成方
法を、実施例１の製造工程図を参照して説明する。ま
ず、図２４に示すように、実施例１と同様にＳＯＩ基板
ｂを形成し、Ｎチャネルトランジスタを形成する領域以
外の領域で、且つ活性領域である領域上に写真製版によ
ってレジストパターン５６ａ、５６ｂを形成し、Ｐ型の
不純物イオンのヒ素（Ａｓ）を注入量１０15ｉｏｎ／ｃ
ｍ2として、鉛直方向下向きのイオン注入方向５７でイ
オン注入を行う。これによって埋め込み酸化膜２の直下
であり、半導体基板１ａの上部、且つＮチャネルトラン
ジスタの活性領域の下方にＰ型高濃度不純物層５５ａを
形成する。
法を、実施例１の製造工程図を参照して説明する。ま
ず、図２４に示すように、実施例１と同様にＳＯＩ基板
ｂを形成し、Ｎチャネルトランジスタを形成する領域以
外の領域で、且つ活性領域である領域上に写真製版によ
ってレジストパターン５６ａ、５６ｂを形成し、Ｐ型の
不純物イオンのヒ素（Ａｓ）を注入量１０15ｉｏｎ／ｃ
ｍ2として、鉛直方向下向きのイオン注入方向５７でイ
オン注入を行う。これによって埋め込み酸化膜２の直下
であり、半導体基板１ａの上部、且つＮチャネルトラン
ジスタの活性領域の下方にＰ型高濃度不純物層５５ａを
形成する。
【００５２】次に、Ｎチャネルトランジスタの形成領域
の活性領域下方のＰ型高濃度不純物層を形成した場合と
同様に、Ｐチャネルトランジスタの形成領域の活性領域
下方にＮ型高濃度不純物層を形成する。形成方法は実施
例１で示した高濃度不純物層の形成方法と同様であり、
ＳＯＩ基板１ｂ上にレジストパターン５８ａ、５８ｂを
形成後、イオン注入方向５９に沿って鉛直方向下向きに
ボロン（Ｂ）を注入量１０15ｉｏｎ／ｃｍ2となるよう
に、不純物イオン注入を行う。これによって、半導体基
板１ａの上部にＮ型高濃度不純物層５５ｂを形成し得る
（図２５）。なお、上記高濃度不純物層５５ａ、５５ｂ
の不純物濃度は、１０20ｉｏｎ／ｃｍ3程度の濃度であ
る。
の活性領域下方のＰ型高濃度不純物層を形成した場合と
同様に、Ｐチャネルトランジスタの形成領域の活性領域
下方にＮ型高濃度不純物層を形成する。形成方法は実施
例１で示した高濃度不純物層の形成方法と同様であり、
ＳＯＩ基板１ｂ上にレジストパターン５８ａ、５８ｂを
形成後、イオン注入方向５９に沿って鉛直方向下向きに
ボロン（Ｂ）を注入量１０15ｉｏｎ／ｃｍ2となるよう
に、不純物イオン注入を行う。これによって、半導体基
板１ａの上部にＮ型高濃度不純物層５５ｂを形成し得る
（図２５）。なお、上記高濃度不純物層５５ａ、５５ｂ
の不純物濃度は、１０20ｉｏｎ／ｃｍ3程度の濃度であ
る。
【００５３】その後の処理工程は、実施例１で示した場
合と全く同様であり、薄膜ＳＯＩ−ＭＯＳＦＥＴのゲー
ト電極３１ｂ形成が完了した段階では図２６に示したよ
うな構成が得られる。この図２６の断面図も実施例１で
製造工程を説明した場合と同様の断面、つまり活性領域
と不活性領域の境界部のおける断面であるため、活性領
域であるソース／ドレイン領域４ａ、４ｂ及びチャネル
領域５ａ、５ｂが形成されている層の上部にＬＯＣＯＳ
分離領域端部１０が形成された状態となっている。
合と全く同様であり、薄膜ＳＯＩ−ＭＯＳＦＥＴのゲー
ト電極３１ｂ形成が完了した段階では図２６に示したよ
うな構成が得られる。この図２６の断面図も実施例１で
製造工程を説明した場合と同様の断面、つまり活性領域
と不活性領域の境界部のおける断面であるため、活性領
域であるソース／ドレイン領域４ａ、４ｂ及びチャネル
領域５ａ、５ｂが形成されている層の上部にＬＯＣＯＳ
分離領域端部１０が形成された状態となっている。
【００５４】この場合も、実施例１と同様に、少なくと
も活性領域と不活性領域の境界部、つまり非常に薄いシ
リコン層（活性領域）６を持つ寄生ＭＯＳＦＥＴの下部
に高濃度不純物層５５ａ、５５ｂを構成したことによっ
て、埋め込み酸化膜２を介して形成された、シリコン層
（活性領域）６と半導体基板１ａ上部の高濃度不純物層
の仕事関数差は大きくなり、このため寄生ＭＯＳＦＥＴ
のチャネル領域内の下部には弱反転領域が形成され、Ｓ
ＯＩ構造ではない半導体基板に直接形成されたＭＯＳＦ
ＥＴのバックゲートに負の電位を印加したような状態と
することができる。よって、従来の技術で説明した通
り、そのトランジスタのしきい値を高くすることが可能
となり、ハンプ（コブ）電流とＯＦＦ電流という不安定
なトランジスタの電気特性を持つ寄生ＭＯＳＦＥＴ影響
を抑制するという課題を解決することが可能となる。
も活性領域と不活性領域の境界部、つまり非常に薄いシ
リコン層（活性領域）６を持つ寄生ＭＯＳＦＥＴの下部
に高濃度不純物層５５ａ、５５ｂを構成したことによっ
て、埋め込み酸化膜２を介して形成された、シリコン層
（活性領域）６と半導体基板１ａ上部の高濃度不純物層
の仕事関数差は大きくなり、このため寄生ＭＯＳＦＥＴ
のチャネル領域内の下部には弱反転領域が形成され、Ｓ
ＯＩ構造ではない半導体基板に直接形成されたＭＯＳＦ
ＥＴのバックゲートに負の電位を印加したような状態と
することができる。よって、従来の技術で説明した通
り、そのトランジスタのしきい値を高くすることが可能
となり、ハンプ（コブ）電流とＯＦＦ電流という不安定
なトランジスタの電気特性を持つ寄生ＭＯＳＦＥＴ影響
を抑制するという課題を解決することが可能となる。
【００５５】また、この実施例２において、高濃度不純
物層５５ａ、５５ｂ形成はフィールド酸化によるＬＯＣ
ＯＳ分離領域３ｂ形成、活性領域６形成のための不純物
イオン注入より前工程の段階で行っている例を示した
が、その他、活性領域６形成のための不純物イオン注入
の際に、イオン注入方向は同じ鉛直方向下向きとし、イ
オン注入エネルギー、イオン注入量を調節することで、
同時に高濃度不純物層を形成でき、このように処理する
ことによってイオン注入の際のマスクとして形成するレ
ジストパターン形成のための写真製版工程、及びレジス
ト膜除去工程を簡略化できるというものである。加え
て、実施例１で説明した場合と同様に、高濃度不純物層
の不純物は、その上部に形成する薄膜ＳＯＩ−ＭＯＳＦ
ＥＴがＮチャネルトランジスタの場合はＰ型で構成さ
れ、Ｐチャネルトランジスタが形成される場合はＮ型高
濃度不純物層が形成されるという構造が主として考えら
れるが、それ以外の組み合わせ、例えばＮチャネルトラ
ンジスタの下部にＮ型高濃度不純物層を形成すること
も、所望の寄生ＭＯＳＦＥＴのしきい値とするために必
要となる場合があると考えられる。
物層５５ａ、５５ｂ形成はフィールド酸化によるＬＯＣ
ＯＳ分離領域３ｂ形成、活性領域６形成のための不純物
イオン注入より前工程の段階で行っている例を示した
が、その他、活性領域６形成のための不純物イオン注入
の際に、イオン注入方向は同じ鉛直方向下向きとし、イ
オン注入エネルギー、イオン注入量を調節することで、
同時に高濃度不純物層を形成でき、このように処理する
ことによってイオン注入の際のマスクとして形成するレ
ジストパターン形成のための写真製版工程、及びレジス
ト膜除去工程を簡略化できるというものである。加え
て、実施例１で説明した場合と同様に、高濃度不純物層
の不純物は、その上部に形成する薄膜ＳＯＩ−ＭＯＳＦ
ＥＴがＮチャネルトランジスタの場合はＰ型で構成さ
れ、Ｐチャネルトランジスタが形成される場合はＮ型高
濃度不純物層が形成されるという構造が主として考えら
れるが、それ以外の組み合わせ、例えばＮチャネルトラ
ンジスタの下部にＮ型高濃度不純物層を形成すること
も、所望の寄生ＭＯＳＦＥＴのしきい値とするために必
要となる場合があると考えられる。
【００５６】実施例３．以下に、この発明の実施例３、
図２７に示した半導体装置（トランジスタのゲート電極
形成まで）の形成過程を図２８ないし図３４、及び他の
実施例を引用して説明する。図２７において、５６は、
ソース／ドレイン領域４、チャネル領域５からなる活性
領域６と、ＬＯＣＯＳ分離領域３ｂからなる不活性領域
との境界部９の下方であり、半導体基板１ａ内の上部且
つ埋め込み酸化膜２の直下に形成されたＮ型、若しくは
Ｐ型の高濃度不純物層である。その他従来の技術、実施
例１、２の図面に付した記号と同一記号は同一、若しく
は相当部分を示しているものである。この実施例３と、
実施例１、２と比較すると、上記高濃度不純物層の形成
領域であり、実施例１ではＳＯＩ基板１ｂを構成してい
る半導体基板１ａの上部且つ埋め込み酸化膜２の直下全
面に高濃度不純物層１５が形成された構造であった（図
１）。一方、実施例２では高濃度不純物層５５は、ソー
ス／ドレイン領域４、チャネル領域５からなる活性領域
６の下方、及び活性領域６と不活性領域であるＬＯＣＯ
Ｓ分離領域３ｂの境界部９の下方の半導体基板１ａの上
部に形成された構造となっていた（図２３）。そして、
この実施例３では活性領域６と不活性領域（ＬＯＣＯＳ
分離領域）の境界部の下方の半導体基板１ａの上部にの
み高濃度不純物層５６が形成されているという点におい
て、相異が見られる。
図２７に示した半導体装置（トランジスタのゲート電極
形成まで）の形成過程を図２８ないし図３４、及び他の
実施例を引用して説明する。図２７において、５６は、
ソース／ドレイン領域４、チャネル領域５からなる活性
領域６と、ＬＯＣＯＳ分離領域３ｂからなる不活性領域
との境界部９の下方であり、半導体基板１ａ内の上部且
つ埋め込み酸化膜２の直下に形成されたＮ型、若しくは
Ｐ型の高濃度不純物層である。その他従来の技術、実施
例１、２の図面に付した記号と同一記号は同一、若しく
は相当部分を示しているものである。この実施例３と、
実施例１、２と比較すると、上記高濃度不純物層の形成
領域であり、実施例１ではＳＯＩ基板１ｂを構成してい
る半導体基板１ａの上部且つ埋め込み酸化膜２の直下全
面に高濃度不純物層１５が形成された構造であった（図
１）。一方、実施例２では高濃度不純物層５５は、ソー
ス／ドレイン領域４、チャネル領域５からなる活性領域
６の下方、及び活性領域６と不活性領域であるＬＯＣＯ
Ｓ分離領域３ｂの境界部９の下方の半導体基板１ａの上
部に形成された構造となっていた（図２３）。そして、
この実施例３では活性領域６と不活性領域（ＬＯＣＯＳ
分離領域）の境界部の下方の半導体基板１ａの上部にの
み高濃度不純物層５６が形成されているという点におい
て、相異が見られる。
【００５７】以下、工程図２８ないし図３４はすべて図
２７のワード線（ゲート電極）８が伸びる方向に対して
平行に切り取ったＤ−Ｄ断面図に相当する図である。ま
ず、実施例１、２で用いた半導体基板１ａ（Ｐ型）、こ
の半導体基板１ａ上に形成された埋め込み酸化膜２、こ
の埋め込み酸化膜２上に積層されたシリコン層３ａの３
層からなるＳＯＩ基板１ｂを形成する（図３）。その
後、上記シリコン層３ａ上全面に熱処理、若しくはＣＶ
Ｄ技術を用いた成膜によって１００〜２００Åの厚さの
下敷き酸化膜２８を積層し、さらに上層に厚さ３０００
Åのシリコン窒化膜２９を形成する。その後、活性領域
となる領域上にレジスト膜を写真製版工程を経てパター
ニングし、これをエッチングマスクとして異方性エッチ
ングを行い、上記シリコン窒化膜２９をパターニング
し、レジスト膜を除去することで図２８に示す構造を形
成することができる。
２７のワード線（ゲート電極）８が伸びる方向に対して
平行に切り取ったＤ−Ｄ断面図に相当する図である。ま
ず、実施例１、２で用いた半導体基板１ａ（Ｐ型）、こ
の半導体基板１ａ上に形成された埋め込み酸化膜２、こ
の埋め込み酸化膜２上に積層されたシリコン層３ａの３
層からなるＳＯＩ基板１ｂを形成する（図３）。その
後、上記シリコン層３ａ上全面に熱処理、若しくはＣＶ
Ｄ技術を用いた成膜によって１００〜２００Åの厚さの
下敷き酸化膜２８を積層し、さらに上層に厚さ３０００
Åのシリコン窒化膜２９を形成する。その後、活性領域
となる領域上にレジスト膜を写真製版工程を経てパター
ニングし、これをエッチングマスクとして異方性エッチ
ングを行い、上記シリコン窒化膜２９をパターニング
し、レジスト膜を除去することで図２８に示す構造を形
成することができる。
【００５８】次に、Ｐ型不純物であるボロン（Ｂ）若し
くはヒ素（Ａｓ）を鉛直方向に対し３０°程度の角度で
回転注入する。また、このときのイオン注入量は実施例
１、２と同様で、１０15ｉｏｎ／ｃｍ2であり、形成さ
れたＰ型高濃度不純物層５７ａ、５７ｂの不純物濃度は
１０20ｉｏｎ／ｃｍ3程度の大きさとなる。また、上記
高濃度不純物層５７ａ、５７ｂが形成されると同時に、
図２９に示すように、シリコン窒化膜２９がＳＯＩ基板
１ｂ上に部分的に厚く形成されているため、そのシリコ
ン窒化膜２９下方の二酸化シリコンからなる埋め込み酸
化膜２内に不純物イオンが注入され、不純物注入領域５
８が形成されるが、この不純物注入領域５８は絶縁物質
内に形成されており、他の領域に対し電気的な影響は全
く及ぼさず、この領域が形成されている為に問題が生じ
るということはない（図面３０以下において、上記不純
物注入領域５８は簡単化のため図示しない）。
くはヒ素（Ａｓ）を鉛直方向に対し３０°程度の角度で
回転注入する。また、このときのイオン注入量は実施例
１、２と同様で、１０15ｉｏｎ／ｃｍ2であり、形成さ
れたＰ型高濃度不純物層５７ａ、５７ｂの不純物濃度は
１０20ｉｏｎ／ｃｍ3程度の大きさとなる。また、上記
高濃度不純物層５７ａ、５７ｂが形成されると同時に、
図２９に示すように、シリコン窒化膜２９がＳＯＩ基板
１ｂ上に部分的に厚く形成されているため、そのシリコ
ン窒化膜２９下方の二酸化シリコンからなる埋め込み酸
化膜２内に不純物イオンが注入され、不純物注入領域５
８が形成されるが、この不純物注入領域５８は絶縁物質
内に形成されており、他の領域に対し電気的な影響は全
く及ぼさず、この領域が形成されている為に問題が生じ
るということはない（図面３０以下において、上記不純
物注入領域５８は簡単化のため図示しない）。
【００５９】次に、高濃度不純物領域５７ａ、５７ｂ形
成後、水素、酸素雰囲気中で、９５０゜Ｃで１５分間程
度の加熱を行い（フィールド酸化）、最大の膜厚が２０
００ÅとなるようにＬＯＣＯＳ分離領域３ｂを形成す
る。このとき、シリコン窒化膜２９の下層であって、フ
ィールド酸化によって酸化されなかったシリコン層３ａ
は、自己整合的に活性領域６となる。次に、上記シリコ
ン窒化膜２９、及び下敷き酸化膜２８を除去することで
図３０の構造が形成できる。
成後、水素、酸素雰囲気中で、９５０゜Ｃで１５分間程
度の加熱を行い（フィールド酸化）、最大の膜厚が２０
００ÅとなるようにＬＯＣＯＳ分離領域３ｂを形成す
る。このとき、シリコン窒化膜２９の下層であって、フ
ィールド酸化によって酸化されなかったシリコン層３ａ
は、自己整合的に活性領域６となる。次に、上記シリコ
ン窒化膜２９、及び下敷き酸化膜２８を除去することで
図３０の構造が形成できる。
【００６０】次に、ＣＶＤ技術を用いて二酸化シリコン
からなる膜厚１００〜２００Åのゲート絶縁層７及び、
同様にＣＶＤ技術を用いて厚さ２０００Å程度のワード
線（ゲート電極）８を形成すると図３１に示すような構
造が得られる。このとき寄生ＭＯＳＦＥＴが形成されて
いるＬＯＣＯＳ分離領域３ｂと活性領域６の境界部９の
Ｅ−Ｅ断面図は、実施例１の構造の製造工程に対応させ
た場合、図１２の構造と類似している。その後、実施例
１のゲート電極パターニング工程以降の処理を全く同様
に行うことによって、図２７に示す構造の半導体装置が
得られる。
からなる膜厚１００〜２００Åのゲート絶縁層７及び、
同様にＣＶＤ技術を用いて厚さ２０００Å程度のワード
線（ゲート電極）８を形成すると図３１に示すような構
造が得られる。このとき寄生ＭＯＳＦＥＴが形成されて
いるＬＯＣＯＳ分離領域３ｂと活性領域６の境界部９の
Ｅ−Ｅ断面図は、実施例１の構造の製造工程に対応させ
た場合、図１２の構造と類似している。その後、実施例
１のゲート電極パターニング工程以降の処理を全く同様
に行うことによって、図２７に示す構造の半導体装置が
得られる。
【００６１】上記の半導体装置の製造方法では、高濃度
不純物層５７ａ、５７ｂを形成後、フィールド酸化によ
ってＬＯＣＯＳ分離領域を形成したが、その逆の順序で
製造を行っても、類似の半導体装置が得られる。さら
に、先述の形成方法の他にＳＯＩ基板１ｂ形成後、その
埋め込み酸化膜２上のシリコン層を一部酸化させること
でＬＯＣＯＳ分離領域３ｂと活性領域６を自己整合的に
形成し（図３２）、その後、図３３に示すように、活性
領域６、及び活性領域６とＬＯＣＯＳ分離領域３ｂの境
界部９を含むＬＯＣＯＳ分離領域３ｂの端部の上部に１
００００Å程度の厚いレジスト膜５９をパターニング
し、半導体基板１ａの上部に高濃度不純物層５７ａ、５
７ｂを不純物イオンの注入によって形成する際のマスク
パターンとする方法もある（図３３）。また、最初にＬ
ＯＣＯＳ分離領域３ｂを形成する前に高濃度不純物層５
７ａ、５７ｂを形成する場合に、不純物イオンを選択的
に注入するために必要なマスクをシリコン窒化膜２９。
レジスト膜５９の２層構造からなる膜で構成した場合、
フィールド酸化後、不純物イオン注入後の度にマスクと
して使用したレジスト膜、若しくはシリコン窒化膜を除
去する工程が簡略化できるという利点があり、他の方法
で形成した半導体装置と同様の構造が得られる。
不純物層５７ａ、５７ｂを形成後、フィールド酸化によ
ってＬＯＣＯＳ分離領域を形成したが、その逆の順序で
製造を行っても、類似の半導体装置が得られる。さら
に、先述の形成方法の他にＳＯＩ基板１ｂ形成後、その
埋め込み酸化膜２上のシリコン層を一部酸化させること
でＬＯＣＯＳ分離領域３ｂと活性領域６を自己整合的に
形成し（図３２）、その後、図３３に示すように、活性
領域６、及び活性領域６とＬＯＣＯＳ分離領域３ｂの境
界部９を含むＬＯＣＯＳ分離領域３ｂの端部の上部に１
００００Å程度の厚いレジスト膜５９をパターニング
し、半導体基板１ａの上部に高濃度不純物層５７ａ、５
７ｂを不純物イオンの注入によって形成する際のマスク
パターンとする方法もある（図３３）。また、最初にＬ
ＯＣＯＳ分離領域３ｂを形成する前に高濃度不純物層５
７ａ、５７ｂを形成する場合に、不純物イオンを選択的
に注入するために必要なマスクをシリコン窒化膜２９。
レジスト膜５９の２層構造からなる膜で構成した場合、
フィールド酸化後、不純物イオン注入後の度にマスクと
して使用したレジスト膜、若しくはシリコン窒化膜を除
去する工程が簡略化できるという利点があり、他の方法
で形成した半導体装置と同様の構造が得られる。
【００６２】このように構成した、活性領域６と不活性
領域３ｂの境界部９の近傍に寄生ＭＯＳＦＥＴが形成さ
れている位置の下方であり、埋め込み酸化膜２の直下の
半導体基板１ａ内に高濃度不純物層５７ａ、５７ｂを形
成した半導体装置にあっては、少なくとも高濃度不純物
層５７ａ、５７ｂと、その上部に形成されているトラン
ジスタのチャネル領域５の仕事関数差によって、チャネ
ル領域５の下部に弱反転領域を形成することができ、実
施例１、２の効果と同様に、寄生ＭＯＳＦＥＴのしきい
値を上昇させることが可能となり、ハンプ（コブ）電流
を抑制でき、ＯＦＦ電流を低減することができ、結果的
に安定な電気特性を持った半導体装置が得られる。
領域３ｂの境界部９の近傍に寄生ＭＯＳＦＥＴが形成さ
れている位置の下方であり、埋め込み酸化膜２の直下の
半導体基板１ａ内に高濃度不純物層５７ａ、５７ｂを形
成した半導体装置にあっては、少なくとも高濃度不純物
層５７ａ、５７ｂと、その上部に形成されているトラン
ジスタのチャネル領域５の仕事関数差によって、チャネ
ル領域５の下部に弱反転領域を形成することができ、実
施例１、２の効果と同様に、寄生ＭＯＳＦＥＴのしきい
値を上昇させることが可能となり、ハンプ（コブ）電流
を抑制でき、ＯＦＦ電流を低減することができ、結果的
に安定な電気特性を持った半導体装置が得られる。
【００６３】また、この構造（図２７）についても、実
施例１、２と同様に、高濃度不純物層５７ｃに含まれる
不純物は、その上層に形成されるトランジスタの種類
（Ｎ型、若しくはＰ型）によらず、例えばＮチャネルト
ランジスタが形成されている場合は、高濃度不純物層５
７ｃがＰ型の場合にしきい値が上昇し、Ｎ型の高濃度不
純物層の場合はしきい値が低下するという特性を示す
（Ｐチャネルトランジスタの場合は、その逆の効果があ
る）ため、ハンプ（コブ）電流という特徴的な電気特性
を必要とするデバイスの場合などに、高濃度不純物層５
７ｃに含ませるイオン種、及び濃度を可変とすることで
様々な特性のトランジスタが得られる。
施例１、２と同様に、高濃度不純物層５７ｃに含まれる
不純物は、その上層に形成されるトランジスタの種類
（Ｎ型、若しくはＰ型）によらず、例えばＮチャネルト
ランジスタが形成されている場合は、高濃度不純物層５
７ｃがＰ型の場合にしきい値が上昇し、Ｎ型の高濃度不
純物層の場合はしきい値が低下するという特性を示す
（Ｐチャネルトランジスタの場合は、その逆の効果があ
る）ため、ハンプ（コブ）電流という特徴的な電気特性
を必要とするデバイスの場合などに、高濃度不純物層５
７ｃに含ませるイオン種、及び濃度を可変とすることで
様々な特性のトランジスタが得られる。
【００６４】実施例４．以下、この発明の実施例４を図
３５ないし図４４を用いて図３５に示すメサトランジス
タが形成された半導体装置について、その構造、及び製
造方法を説明する。図３５において、記号６０、６１は
それぞれメサトランジスタのチャネル領域、ソース／ド
レイン領域であり、これらの領域で活性領域６２ａを構
成している。また、６２ｂは上記活性領域端部を示して
おり、この活性領域端部６２ｂ、または活性領域６２ａ
に隣接する位置に素子を電気的に分離するための絶縁層
６３ａ、６３ｂが形成されている。さらに、この上層に
ゲート電極となるワード線６６が形成されており、その
他、従来の技術、実施例１、２、３で示した記号と同一
記号は同一、若しくは相当部分を示している。この図３
５の活性領域６２a（若しくは活性領域端部６２ｂ）と
不活性領域である絶縁層６３ｂの境界部６４を含む位置
に鉛直方向に切り取った断面図を図３６に示す。
３５ないし図４４を用いて図３５に示すメサトランジス
タが形成された半導体装置について、その構造、及び製
造方法を説明する。図３５において、記号６０、６１は
それぞれメサトランジスタのチャネル領域、ソース／ド
レイン領域であり、これらの領域で活性領域６２ａを構
成している。また、６２ｂは上記活性領域端部を示して
おり、この活性領域端部６２ｂ、または活性領域６２ａ
に隣接する位置に素子を電気的に分離するための絶縁層
６３ａ、６３ｂが形成されている。さらに、この上層に
ゲート電極となるワード線６６が形成されており、その
他、従来の技術、実施例１、２、３で示した記号と同一
記号は同一、若しくは相当部分を示している。この図３
５の活性領域６２a（若しくは活性領域端部６２ｂ）と
不活性領域である絶縁層６３ｂの境界部６４を含む位置
に鉛直方向に切り取った断面図を図３６に示す。
【００６５】図３６において、示した記号は、従来の技
術、及び実施例１、２に示された記号であり、同一記号
は同一、若しくは相当部分を示すものである。また、こ
の図において、１５は実施例１の高濃度不純物層１５と
全く同様に、不純物イオン注入で形成したものである。
さらに、ここで、形成されているメサトランジスタは、
一般的に、活性領域の形成を不純物原子を含むシリコン
層の積層後、レジストをパターニングし、異方性エッチ
ングして、必要な部分を残すことで形成する。よって、
理論的には異方性エッチングを行うとエッチングされた
層に形成された溝の側面は、ＳＯＩ基板１ｂの上面に対
して垂直な切断面となると考えられるが、実際にはエッ
チングしようとする層の上部はエッチングされ易く、下
部はエッチングされにくくなり、ゲート電極（ワード
線）６６ｂや、活性領域６は、その断面をとると、上辺
が下辺よりも小さい台形の形状をしているという状態と
なっている。このように、実施例１ないし３で示したＬ
ＯＣＯＳ分離領域３ｂの代わりに絶縁層６３ａを有する
寄生ＭＯＳＦＥＴ（図３６）が形成される。
術、及び実施例１、２に示された記号であり、同一記号
は同一、若しくは相当部分を示すものである。また、こ
の図において、１５は実施例１の高濃度不純物層１５と
全く同様に、不純物イオン注入で形成したものである。
さらに、ここで、形成されているメサトランジスタは、
一般的に、活性領域の形成を不純物原子を含むシリコン
層の積層後、レジストをパターニングし、異方性エッチ
ングして、必要な部分を残すことで形成する。よって、
理論的には異方性エッチングを行うとエッチングされた
層に形成された溝の側面は、ＳＯＩ基板１ｂの上面に対
して垂直な切断面となると考えられるが、実際にはエッ
チングしようとする層の上部はエッチングされ易く、下
部はエッチングされにくくなり、ゲート電極（ワード
線）６６ｂや、活性領域６は、その断面をとると、上辺
が下辺よりも小さい台形の形状をしているという状態と
なっている。このように、実施例１ないし３で示したＬ
ＯＣＯＳ分離領域３ｂの代わりに絶縁層６３ａを有する
寄生ＭＯＳＦＥＴ（図３６）が形成される。
【００６６】この寄生ＭＯＳＦＥＴの電気特性は、埋め
込み酸化膜２直下の高濃度不純物層がない場合に、従来
の技術で図４９（ａ）、４９（ｂ）に示したように、ハ
ンプ（コブ）電流を持ち、ＯＦＦ電流も大きいものであ
るが、Ｎチャネルトランジスタの場合は、Ｐ型高濃度不
純物層を、Ｐチャネルトランジスタの場合は、Ｎ型高濃
度不純物層をそれぞれ、埋め込み酸化膜２直下に形成す
ることで、寄生ＭＯＳＦＥＴのしきい値のみ変化させる
ことができ、安定した電気特性を持つトランジスタを形
成することが可能となる。
込み酸化膜２直下の高濃度不純物層がない場合に、従来
の技術で図４９（ａ）、４９（ｂ）に示したように、ハ
ンプ（コブ）電流を持ち、ＯＦＦ電流も大きいものであ
るが、Ｎチャネルトランジスタの場合は、Ｐ型高濃度不
純物層を、Ｐチャネルトランジスタの場合は、Ｎ型高濃
度不純物層をそれぞれ、埋め込み酸化膜２直下に形成す
ることで、寄生ＭＯＳＦＥＴのしきい値のみ変化させる
ことができ、安定した電気特性を持つトランジスタを形
成することが可能となる。
【００６７】以下、図３５に示す半導体装置の形成工程
の一実施例を、Ｆ−Ｆ断面に相当するＣＭＯＳ構造の半
導体装置について説明する。初めに、実施例１のＬＯＣ
ＯＳ分離法を利用した半導体装置の形成と同様に、シリ
コン層（活性領域）３ａ、埋め込み酸化膜２、半導体基
板１ａからなるＳＯＩ基板１ｂに対し、埋め込み酸化膜
１５直下の半導体基板１ａ上部の位置に不純物イオンを
注入し、Ｎチャネルトランジスタ形成領域の下部にはＰ
型高濃度不純物層１８を、Ｐチャネルトランジスタ形成
領域の下部にはＮ型高濃度不純物層２１を形成する。そ
の後、ソース／ドレイン領域、チャネル領域からなる活
性領域２４、２７を形成し、この上に、写真製版工程を
経て、レジストパターン６７を形成し、（図３７）、次
にこのＳＯＩ基板１ｂに対して、異方性エッチングを行
い、実施例１でＬＯＣＯＳ分離領域３ｂを形成した領域
に対応する部分を削除する（図３８）。
の一実施例を、Ｆ−Ｆ断面に相当するＣＭＯＳ構造の半
導体装置について説明する。初めに、実施例１のＬＯＣ
ＯＳ分離法を利用した半導体装置の形成と同様に、シリ
コン層（活性領域）３ａ、埋め込み酸化膜２、半導体基
板１ａからなるＳＯＩ基板１ｂに対し、埋め込み酸化膜
１５直下の半導体基板１ａ上部の位置に不純物イオンを
注入し、Ｎチャネルトランジスタ形成領域の下部にはＰ
型高濃度不純物層１８を、Ｐチャネルトランジスタ形成
領域の下部にはＮ型高濃度不純物層２１を形成する。そ
の後、ソース／ドレイン領域、チャネル領域からなる活
性領域２４、２７を形成し、この上に、写真製版工程を
経て、レジストパターン６７を形成し、（図３７）、次
にこのＳＯＩ基板１ｂに対して、異方性エッチングを行
い、実施例１でＬＯＣＯＳ分離領域３ｂを形成した領域
に対応する部分を削除する（図３８）。
【００６８】この時点で、図３８に示されているシリコ
ン層（活性領域）２４、２７は、この断面を取っている
位置が活性領域の端部であり、さらに、エッチングによ
って、パターニングした層の側壁が若干傾斜して形成さ
れ、その傾斜面のほぼ中心を通る位置であるために、膜
厚が前工程と比較して１／２程度と減少している。次
に、ＣＶＤ技術を用いて、二酸化シリコン層６３ｃを少
なくとも最も膜が薄い領域で２０００Å程度となるよう
に形成する。その後、最近になって、絶縁層の平坦化に
用いられるようになったＣＭＰ（CHEMICAL MECHANICAL
POLISHING）法を用いて、図３９で積層した酸化膜の
平坦化を行い分離領域となる絶縁層６３ａ、６３ｂを形
成する（図４０）。
ン層（活性領域）２４、２７は、この断面を取っている
位置が活性領域の端部であり、さらに、エッチングによ
って、パターニングした層の側壁が若干傾斜して形成さ
れ、その傾斜面のほぼ中心を通る位置であるために、膜
厚が前工程と比較して１／２程度と減少している。次
に、ＣＶＤ技術を用いて、二酸化シリコン層６３ｃを少
なくとも最も膜が薄い領域で２０００Å程度となるよう
に形成する。その後、最近になって、絶縁層の平坦化に
用いられるようになったＣＭＰ（CHEMICAL MECHANICAL
POLISHING）法を用いて、図３９で積層した酸化膜の
平坦化を行い分離領域となる絶縁層６３ａ、６３ｂを形
成する（図４０）。
【００６９】その後、ＣＶＤ技術を用いて、まず１００
〜２００Å程度の厚さの二酸化シリコンからなるゲート
絶縁層６５ａを形成し、次に、ワード線（ゲート電極）
６６ｂとなる不純物イオンを含有したポリシリコン層を
膜厚２０００Å程度となるように形成し（図４１）、そ
の後、写真製版によって、ワード線（ゲート電極）６６
ｂとして残す部分の上にレジストパターンを形成し、こ
れをマスクとして異方性エッチングすることによってワ
ード線（ゲート電極）６６ｂを形成する（図４２）。
〜２００Å程度の厚さの二酸化シリコンからなるゲート
絶縁層６５ａを形成し、次に、ワード線（ゲート電極）
６６ｂとなる不純物イオンを含有したポリシリコン層を
膜厚２０００Å程度となるように形成し（図４１）、そ
の後、写真製版によって、ワード線（ゲート電極）６６
ｂとして残す部分の上にレジストパターンを形成し、こ
れをマスクとして異方性エッチングすることによってワ
ード線（ゲート電極）６６ｂを形成する（図４２）。
【００７０】次に、サイドウォール６７ｂを形成するた
めにＣＶＤ技術を用いて、二酸化シリコンからなる絶縁
層６７ａを２０００Å程度の厚さに形成し（図４３）、
異方性エッチングすることで図４４に示すような、ワー
ド線（ゲート電極）６６ａの側面に密着した絶縁層６７
ａを形成し、その後、ソース／ドレイン領域形成のため
に、活性領域に不純物イオン注入を行う。なお、ＬＤＤ
構造のソース／ドレイン領域を形成する場合はワード線
（ゲート電極）６６ｂパターニング後、活性領域に低能
度不純物層を形成し、その後、図４３に示したようにサ
イドウォール６７ｂ形成後、高濃度不純物領域形成をす
るという工程順になる。
めにＣＶＤ技術を用いて、二酸化シリコンからなる絶縁
層６７ａを２０００Å程度の厚さに形成し（図４３）、
異方性エッチングすることで図４４に示すような、ワー
ド線（ゲート電極）６６ａの側面に密着した絶縁層６７
ａを形成し、その後、ソース／ドレイン領域形成のため
に、活性領域に不純物イオン注入を行う。なお、ＬＤＤ
構造のソース／ドレイン領域を形成する場合はワード線
（ゲート電極）６６ｂパターニング後、活性領域に低能
度不純物層を形成し、その後、図４３に示したようにサ
イドウォール６７ｂ形成後、高濃度不純物領域形成をす
るという工程順になる。
【００７１】以上のように、メサトランジスタを含む半
導体装置を形成すると、従来のメサトランジスタの電気
特性に顕著に現れていた寄生ＭＯＳＦＥＴのハンプ（コ
ブ）電流やＯＦＦ電流を、寄生ＭＯＳＦＥＴのしきい値
を上昇させることで抑制することができ、安定した電気
特性を持つトランジスタとすることができ、精度の良い
半導体装置が得られる。
導体装置を形成すると、従来のメサトランジスタの電気
特性に顕著に現れていた寄生ＭＯＳＦＥＴのハンプ（コ
ブ）電流やＯＦＦ電流を、寄生ＭＯＳＦＥＴのしきい値
を上昇させることで抑制することができ、安定した電気
特性を持つトランジスタとすることができ、精度の良い
半導体装置が得られる。
【００７２】
【発明の効果】以上のように、この発明の請求項１の発
明によれば、ＳＯＩ構造を構成する埋め込み酸化膜の直
下の半導体基板の上部に高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成させ、実効的に半導体装置を構成する素子に電位
を印加した状態とし、ＬＯＣＯＳ分離によって素子の電
気的分離を行った半導体装置のＬＯＣＯＳ分離領域端部
に生じる寄生ＭＯＳ−ＦＥＴのしきい値を変化させ、安
定した電気特性を持つ半導体装置を得られるという効果
がある。
明によれば、ＳＯＩ構造を構成する埋め込み酸化膜の直
下の半導体基板の上部に高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成させ、実効的に半導体装置を構成する素子に電位
を印加した状態とし、ＬＯＣＯＳ分離によって素子の電
気的分離を行った半導体装置のＬＯＣＯＳ分離領域端部
に生じる寄生ＭＯＳ−ＦＥＴのしきい値を変化させ、安
定した電気特性を持つ半導体装置を得られるという効果
がある。
【００７３】この発明の請求項２の発明によれば、ＳＯ
Ｉ構造を構成する埋め込み酸化膜の直下の半導体基板の
上部に高濃度不純物層を形成することで、埋め込み酸化
膜直上のＳＯＩ層の下部に弱反転領域を形成し、実効的
に半導体装置を構成する素子に電位を印加した状態と
し、メサトランジスタ等によって素子を形成している活
性領域端部に生じる寄生ＭＯＳＦＥＴのしきい値を変化
させ、安定した電気特性を持つ半導体装置を得ることが
できるという効果がある。
Ｉ構造を構成する埋め込み酸化膜の直下の半導体基板の
上部に高濃度不純物層を形成することで、埋め込み酸化
膜直上のＳＯＩ層の下部に弱反転領域を形成し、実効的
に半導体装置を構成する素子に電位を印加した状態と
し、メサトランジスタ等によって素子を形成している活
性領域端部に生じる寄生ＭＯＳＦＥＴのしきい値を変化
させ、安定した電気特性を持つ半導体装置を得ることが
できるという効果がある。
【００７４】また、この発明の請求項３の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部全面に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成し、実効的に半導体装置を構成する素子に電位を
印加した状態とし、寄生ＭＯＳＦＥＴのしきい値を変化
させ、安定した電気特性を持つ半導体装置を得ることが
できるという効果がある。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部全面に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成し、実効的に半導体装置を構成する素子に電位を
印加した状態とし、寄生ＭＯＳＦＥＴのしきい値を変化
させ、安定した電気特性を持つ半導体装置を得ることが
できるという効果がある。
【００７５】さらに、この発明の請求項４の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部であって、活性領域の下方である領域に、
高濃度不純物層を形成することで、埋め込み酸化膜直上
のＳＯＩ層の下部に弱反転領域を形成し、実効的に半導
体装置を構成する素子に電位を印加した状態を作り、寄
生ＭＯＳＦＥＴのしきい値を変化させることによって、
安定した電気特性を持つ半導体装置を得られるという効
果がある。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部であって、活性領域の下方である領域に、
高濃度不純物層を形成することで、埋め込み酸化膜直上
のＳＯＩ層の下部に弱反転領域を形成し、実効的に半導
体装置を構成する素子に電位を印加した状態を作り、寄
生ＭＯＳＦＥＴのしきい値を変化させることによって、
安定した電気特性を持つ半導体装置を得られるという効
果がある。
【００７６】また、この発明の請求項５の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部であって、活性領域と不活性領域の境界部
の下方である領域に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成し、実効的に半導体装置を構成する素子に電位を
印加した状態を作り、寄生ＭＯＳＦＥＴのしきい値を変
化させ、安定した電気特性を持つ半導体装置を得られる
という効果がある。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部であって、活性領域と不活性領域の境界部
の下方である領域に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成し、実効的に半導体装置を構成する素子に電位を
印加した状態を作り、寄生ＭＯＳＦＥＴのしきい値を変
化させ、安定した電気特性を持つ半導体装置を得られる
という効果がある。
【００７７】さらに、この発明の請求項６の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下に形成
する高濃度不純物層に含有させる不純物は、その上部に
形成されるトランジスタがＮチャネルトランジスタの場
合はＰ型の不純物とし、Ｐチャネルトランジスタの場合
はＮ型の不純物とすることで、埋め込み酸化膜直上のＳ
ＯＩ層の下部に弱反転領域を形成させ、実効的に半導体
装置を構成する素子に電位を印加した状態を作り、寄生
ＭＯＳＦＥＴのしきい値を変化させハンプ（コブ）電
流、ＯＦＦ電流を抑制することができるというものであ
り、安定した電気特性を持つ半導体装置を得られるとい
う効果がある。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下に形成
する高濃度不純物層に含有させる不純物は、その上部に
形成されるトランジスタがＮチャネルトランジスタの場
合はＰ型の不純物とし、Ｐチャネルトランジスタの場合
はＮ型の不純物とすることで、埋め込み酸化膜直上のＳ
ＯＩ層の下部に弱反転領域を形成させ、実効的に半導体
装置を構成する素子に電位を印加した状態を作り、寄生
ＭＯＳＦＥＴのしきい値を変化させハンプ（コブ）電
流、ＯＦＦ電流を抑制することができるというものであ
り、安定した電気特性を持つ半導体装置を得られるとい
う効果がある。
【００７８】また、この発明の請求項７の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部に高濃度不純物層を形成することで、埋め
込み酸化膜直上のＳＯＩ層の下部に弱反転領域を形成さ
せ、実効的に半導体装置を構成する素子に電位を印加し
た状態を作りだし、ＬＯＣＯＳ分離によって素子の電気
的分離を行った半導体装置のＬＯＣＯＳ分離領域端部に
生じる寄生ＭＯＳＦＥＴのしきい値を変化させ、安定し
た電気特性を持つ半導体装置を得られるという効果を持
つ半導体装置の製造方法を得られる。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部に高濃度不純物層を形成することで、埋め
込み酸化膜直上のＳＯＩ層の下部に弱反転領域を形成さ
せ、実効的に半導体装置を構成する素子に電位を印加し
た状態を作りだし、ＬＯＣＯＳ分離によって素子の電気
的分離を行った半導体装置のＬＯＣＯＳ分離領域端部に
生じる寄生ＭＯＳＦＥＴのしきい値を変化させ、安定し
た電気特性を持つ半導体装置を得られるという効果を持
つ半導体装置の製造方法を得られる。
【００７９】この発明の請求項８の発明によれば、ＳＯ
Ｉ構造を構成する埋め込み酸化膜の直下の半導体基板の
上部に高濃度不純物層を形成することで、埋め込み酸化
膜直上のＳＯＩ層の下部に弱反転領域を形成させ、実効
的に半導体装置を構成する素子に電位を印加した状態を
作りだし、メサトランジスタ等によって素子を形成して
いる活性領域端部に生じる寄生ＭＯＳＦＥＴのしきい値
を変化させ、安定した電気特性を持つ半導体装置を得ら
れるという効果を持つ半導体装置の製造方法を得られ
る。
Ｉ構造を構成する埋め込み酸化膜の直下の半導体基板の
上部に高濃度不純物層を形成することで、埋め込み酸化
膜直上のＳＯＩ層の下部に弱反転領域を形成させ、実効
的に半導体装置を構成する素子に電位を印加した状態を
作りだし、メサトランジスタ等によって素子を形成して
いる活性領域端部に生じる寄生ＭＯＳＦＥＴのしきい値
を変化させ、安定した電気特性を持つ半導体装置を得ら
れるという効果を持つ半導体装置の製造方法を得られ
る。
【００８０】また、この発明の請求項９の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部全面に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成させ、実効的に半導体装置を構成する素子に電位
を印加した状態を作りだし、寄生ＭＯＳＦＥＴのしきい
値を変化させ、安定した電気特性を持つ半導体装置を得
られるという効果を持つ半導体装置の製造方法を得られ
る。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部全面に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成させ、実効的に半導体装置を構成する素子に電位
を印加した状態を作りだし、寄生ＭＯＳＦＥＴのしきい
値を変化させ、安定した電気特性を持つ半導体装置を得
られるという効果を持つ半導体装置の製造方法を得られ
る。
【００８１】さらに、この発明の請求項１０の発明によ
れば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半
導体基板の上部であって、活性領域の下方である領域
に、高濃度不純物層を形成することで、埋め込み酸化膜
直上のＳＯＩ層の下部に弱反転領域を形成させ、実効的
に半導体装置を構成する素子に電位を印加した状態を作
りだし、寄生ＭＯＳＦＥＴのしきい値を変化させ、安定
した電気特性を持つ半導体装置を得られるという効果を
持つ半導体装置の製造方法を得られる。
れば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半
導体基板の上部であって、活性領域の下方である領域
に、高濃度不純物層を形成することで、埋め込み酸化膜
直上のＳＯＩ層の下部に弱反転領域を形成させ、実効的
に半導体装置を構成する素子に電位を印加した状態を作
りだし、寄生ＭＯＳＦＥＴのしきい値を変化させ、安定
した電気特性を持つ半導体装置を得られるという効果を
持つ半導体装置の製造方法を得られる。
【００８２】また、この発明の請求項１１の発明によれ
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部であって、活性領域と不活性領域の境界部
の下方である領域に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成させ、実効的に半導体装置を構成する素子に電位
を印加した状態を作りだし、寄生ＭＯＳＦＥＴのしきい
値を変化させ、安定した電気特性を持つ半導体装置を得
られるという効果を持つ半導体装置の製造方法を得られ
る。
ば、ＳＯＩ構造を構成する埋め込み酸化膜の直下の半導
体基板の上部であって、活性領域と不活性領域の境界部
の下方である領域に、高濃度不純物層を形成すること
で、埋め込み酸化膜直上のＳＯＩ層の下部に弱反転領域
を形成させ、実効的に半導体装置を構成する素子に電位
を印加した状態を作りだし、寄生ＭＯＳＦＥＴのしきい
値を変化させ、安定した電気特性を持つ半導体装置を得
られるという効果を持つ半導体装置の製造方法を得られ
る。
【００８３】さらに、この発明の請求項１２の発明によ
れば、ＳＯＩ構造を構成する埋め込み酸化膜の直下に形
成する高濃度不純物層に含有させる不純物は、その上部
に形成されるトランジスタがＮチャネルトランジスタの
場合はＰ型の不純物、Ｐチャネルトランジスタの場合は
Ｎ型の不純物とすることで、埋め込み酸化膜直上のＳＯ
Ｉ層の下部に弱反転領域を形成し、実効的に半導体装置
を構成する素子に電位を印加した状態を作りだし、寄生
ＭＯＳＦＥＴのしきい値を変化させハンプ（コブ）電
流、ＯＦＦ電流を抑制させることが可能となり、安定し
た電気特性を持つ半導体装置を得られるという効果を持
つ半導体装置の製造方法を得られる。
れば、ＳＯＩ構造を構成する埋め込み酸化膜の直下に形
成する高濃度不純物層に含有させる不純物は、その上部
に形成されるトランジスタがＮチャネルトランジスタの
場合はＰ型の不純物、Ｐチャネルトランジスタの場合は
Ｎ型の不純物とすることで、埋め込み酸化膜直上のＳＯ
Ｉ層の下部に弱反転領域を形成し、実効的に半導体装置
を構成する素子に電位を印加した状態を作りだし、寄生
ＭＯＳＦＥＴのしきい値を変化させハンプ（コブ）電
流、ＯＦＦ電流を抑制させることが可能となり、安定し
た電気特性を持つ半導体装置を得られるという効果を持
つ半導体装置の製造方法を得られる。
【図１】 この発明の実施例１による半導体装置を示す
要部断面斜視図である。
要部断面斜視図である。
【図２】 この発明の実施例１による半導体装置を示す
断面側面図である。
断面側面図である。
【図３】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図４】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図５】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図６】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図７】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図８】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図９】 この発明の実施例１による半導体装置の製造
工程を示す断面側面図である。
工程を示す断面側面図である。
【図１０】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１１】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１２】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１３】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１４】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１５】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１６】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１７】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１８】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図１９】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図２０】 この発明の実施例１による半導体装置の製
造工程を示す断面側面図である。
造工程を示す断面側面図である。
【図２１】 この発明の実施例１に相当する半導体装置
の完成図の断面図である。
の完成図の断面図である。
【図２２】 この発明の実施例１の説明に必要な図であ
る。
る。
【図２３】 この発明の実施例２による半導体装置を示
す要部断面斜視図である。
す要部断面斜視図である。
【図２４】 この発明の実施例２の半導体装置製造工程
を示す断面側面図である。
を示す断面側面図である。
【図２５】 この発明の実施例２の半導体装置製造工程
を示す断面側面図である。
を示す断面側面図である。
【図２６】 この発明の実施例２の半導体装置製造工程
を示す断面側面図である。
を示す断面側面図である。
【図２７】 この発明の実施例３による半導体装置を示
す要部断面斜視図である。
す要部断面斜視図である。
【図２８】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図２９】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３０】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３１】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３２】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３３】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３４】 この発明の実施例３の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３５】 この発明の実施例４による半導体装置を示
す要部断面斜視図である。
す要部断面斜視図である。
【図３６】 この発明の実施例４の半導体装置を示す断
面側面図である。
面側面図である。
【図３７】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３８】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３９】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４０】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４１】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４２】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４３】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４４】 この発明の実施例４の半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図４５】 従来のＳＯＩ構造の半導体装置を示す断面
図である。
図である。
【図４６】 従来のＳＯＩ構造の半導体装置を示す要部
断面斜視図である。
断面斜視図である。
【図４７】 従来のＳＯＩ構造の半導体装置を示す断面
図である。
図である。
【図４８】 従来のＳＯＩ構造の半導体装置を示す要部
断面図である。
断面図である。
【図４９】 従来のＳＯＩ構造の半導体装置を示す電気
特性を示す図である。
特性を示す図である。
１ａ．半導体基板、１ｂ．ＳＯＩ基板、２．埋め込み酸
化膜、３ａ．シリコン層、３ｂ．ＬＯＣＯＳ分離領域、
４ａ、４ｂ．チャネル領域、５、５ａ．ソース／ドレイ
ン領域、６．ＳＯＩ層、７．ゲート絶縁層、８．ゲート
電極（ワード線）、９．境界部、１０．ＬＯＣＯＳ分離
領域端部（バーズビーク）、１１．電気特性観測曲線、
１２．薄膜ＳＯＩ−ＭＯＳＦＥＴの電気特性曲線、１
３．寄生ＭＯＳＦＥＴの電気特性曲線、１４．電気特性
曲線、１５．高濃度不純物層、１６．レジスト膜、１
７．イオン注入方向、１８．Ｐ型高濃度不純物層、１
９．レジスト膜、２０．イオン注入方向、２１．Ｎ型高
濃度不純物層、２２ａ、２２ｂ．レジスト膜、２３．イ
オン注入方向、２４．Ｐ型活性領域、２５ａ、２５ｂ．
レジスト膜、２６．イオン注入方向、２７．Ｎ型活性領
域、２８．下敷き酸化膜、２９．窒化シリコン膜、３０
ａ、３０ｂ．ゲート絶縁層、３１ａ．ポリシリコン層、
３１ｂ．ゲート電極（ワード線）、３２．レジストパタ
ーン、３３．レジスト膜、３４．イオン注入方向、３
５．低濃度不純物領域、３６．レジスト膜、３７．イオ
ン注入方向、３８．低濃度不純物層、３９．絶縁層、４
０．サイドウォール、４１．レジスト膜、４２．イオン
注入方向、４３．高濃度不純物層、４４．レジスト膜、
４５．イオン注入方向、４６．高濃度不純物層、４７．
絶縁層、４８．ストレージノード、４９．高誘電体層、
５０．セルプレート、５１．キャパシタ、５２ａ．ポリ
パッド、５２ｂ．ビット線、５３．金属配線、５４ａ、
５４ｂ．弱反転領域、５５、５５ａ、５５ｂ．高濃度不
純物層、５６ａ、５６ｂ．レジスト膜、５７．イオン注
入方向、５８ａ、５８ｂ．レジスト膜、５９．イオン注
入方向、６０．チャネル領域、６１．ソース／ドレイン
領域、６２ａ．活性領域、６２ｂ．活性領域端部、６３
ａ、６３ｂ、６３ｃ．絶縁層、６４．境界部、６５ａ、
６５ｂ．ゲート酸化膜、６６ａ、６６ｂ．ワード線（ゲ
ート電極）、６７．レジスト膜、６８ａ．絶縁層、６８
ｂ．サイドウォール
化膜、３ａ．シリコン層、３ｂ．ＬＯＣＯＳ分離領域、
４ａ、４ｂ．チャネル領域、５、５ａ．ソース／ドレイ
ン領域、６．ＳＯＩ層、７．ゲート絶縁層、８．ゲート
電極（ワード線）、９．境界部、１０．ＬＯＣＯＳ分離
領域端部（バーズビーク）、１１．電気特性観測曲線、
１２．薄膜ＳＯＩ−ＭＯＳＦＥＴの電気特性曲線、１
３．寄生ＭＯＳＦＥＴの電気特性曲線、１４．電気特性
曲線、１５．高濃度不純物層、１６．レジスト膜、１
７．イオン注入方向、１８．Ｐ型高濃度不純物層、１
９．レジスト膜、２０．イオン注入方向、２１．Ｎ型高
濃度不純物層、２２ａ、２２ｂ．レジスト膜、２３．イ
オン注入方向、２４．Ｐ型活性領域、２５ａ、２５ｂ．
レジスト膜、２６．イオン注入方向、２７．Ｎ型活性領
域、２８．下敷き酸化膜、２９．窒化シリコン膜、３０
ａ、３０ｂ．ゲート絶縁層、３１ａ．ポリシリコン層、
３１ｂ．ゲート電極（ワード線）、３２．レジストパタ
ーン、３３．レジスト膜、３４．イオン注入方向、３
５．低濃度不純物領域、３６．レジスト膜、３７．イオ
ン注入方向、３８．低濃度不純物層、３９．絶縁層、４
０．サイドウォール、４１．レジスト膜、４２．イオン
注入方向、４３．高濃度不純物層、４４．レジスト膜、
４５．イオン注入方向、４６．高濃度不純物層、４７．
絶縁層、４８．ストレージノード、４９．高誘電体層、
５０．セルプレート、５１．キャパシタ、５２ａ．ポリ
パッド、５２ｂ．ビット線、５３．金属配線、５４ａ、
５４ｂ．弱反転領域、５５、５５ａ、５５ｂ．高濃度不
純物層、５６ａ、５６ｂ．レジスト膜、５７．イオン注
入方向、５８ａ、５８ｂ．レジスト膜、５９．イオン注
入方向、６０．チャネル領域、６１．ソース／ドレイン
領域、６２ａ．活性領域、６２ｂ．活性領域端部、６３
ａ、６３ｂ、６３ｃ．絶縁層、６４．境界部、６５ａ、
６５ｂ．ゲート酸化膜、６６ａ、６６ｂ．ワード線（ゲ
ート電極）、６７．レジスト膜、６８ａ．絶縁層、６８
ｂ．サイドウォール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 21/316 27/12 Ｂ Ｈ０１Ｌ 21/76 Ｍ 21/94 Ａ 29/78 ６２６ Ｃ (72)発明者 西村 正 伊丹市瑞原４丁目１番地 三菱電機株式会 社ユー・エル・エス・アイ開発研究所内
Claims (12)
- 【請求項１】 半導体基板、この半導体基板の一主面に
形成された第一の絶縁層、この第一の絶縁層上に形成さ
れたＬＯＣＯＳ分離領域、及びソース／ドレイン領域と
チャネル領域からなる活性領域、上記活性領域を構成す
るチャネル領域上に第二の絶縁層を介して形成されたゲ
ート電極となるワード線、上記第一の絶縁層直下の半導
体基板内に形成された高濃度不純物層を備えたことを特
徴とする半導体装置。 - 【請求項２】 半導体基板、この半導体基板の一主面に
形成された第一の絶縁層、この第一の絶縁層上に形成さ
れ、ソース／ドレイン領域と、チャネル領域からなる活
性領域と、ゲート電極となるワード線と、ソース／ドレ
イン領域とゲート電極間に形成された第二の絶縁層とを
有するメサトランジスタ、上記メサトランジスタの周囲
の半導体基板上に形成された素子分離絶縁層、第一の絶
縁層直下の半導体基板内に形成された高濃度不純物層を
備えたことを特徴とする半導体装置。 - 【請求項３】 高濃度不純物層は、第一の絶縁層直下に
位置する半導体基板の全面に形成されたことを特徴とす
る請求項１若しくは２記載の半導体装置。 - 【請求項４】 高濃度不純物層は、活性領域の下方であ
り、第一の絶縁層直下である半導体基板内に部分的に形
成されたものであることを特徴とする請求項１若しくは
２記載の半導体装置。 - 【請求項５】 高濃度不純物層は、ＬＯＣＯＳ分離領域
と活性領域の境界部、若しくはメサトランジスタの活性
領域端部に沿う鉛直方向の断面に、ソース／ドレイン領
域、チャネル領域、ワード線からなるゲート電極が含ま
れる領域の上記境界部下方の第一の絶縁層直下の半導体
基板内に形成されたものであることを特徴とする請求項
１若しくは２記載の半導体装置。 - 【請求項６】 活性領域内に形成されたソース／ドレイ
ン領域がＮ型不純物を含む場合、高濃度不純物層はＰ型
不純物を含む構造とし、活性領域内に形成されたソース
／ドレイン領域がＰ型不純物を含む場合、高濃度不純物
層はＮ型不純物を含む構造とすることを特徴とする請求
項１ないし５のいずれか一項に記載の半導体装置。 - 【請求項７】 半導体基板上に第一の絶縁層を形成する
工程、この第一の絶縁層上にＬＯＣＯＳ分離領域を形成
する工程、上記第一の絶縁層上にソース／ドレイン領域
とチャネル領域からなる活性領域を形成する工程、上記
活性領域の構成要素であるチャネル領域上に第二の絶縁
層を形成する工程、第二の絶縁層上にゲート電極となる
ワード線を形成する工程、上記第一の絶縁層直下に高濃
度不純物層を形成する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項８】 半導体基板上に第一の絶縁層を形成する
工程、この第一の絶縁層上にソース／ドレイン領域とチ
ャネル領域とからなる活性領域と、チャネル領域上に第
二の絶縁層を介してゲート電極となるワード線を形成し
て、メサトランジスタを形成する工程、第一の絶縁層直
下の半導体基板内に高濃度不純物層を形成する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項９】 第一の絶縁層直下に高濃度不純物層を形
成する工程は、第一の絶縁層直下である半導体基板全面
に高濃度不純物層を形成する工程であることを特徴とす
る請求項７若しくは８記載の半導体装置の製造方法。 - 【請求項１０】 第一の絶縁層直下に高濃度不純物層を
形成する工程は、活性領域の下方であり、第一の絶縁層
直下である領域に高濃度不純物層を形成する工程である
ことを特徴とする請求項７若しくは８記載の半導体装置
の製造方法。 - 【請求項１１】 第一の絶縁層直下に高濃度不純物層を
形成する工程は、ＬＯＣＯＳ分離領域と活性領域の境界
部、若しくはメサトランジスタの活性領域の端部に沿う
鉛直方向の断面に、ソース／ドレイン領域、チャネル領
域、ワード線からなるゲート電極が含まれる領域の上記
境界部若しくは端部下方の第一の絶縁層直下の半導体基
板内に高濃度不純物層を形成する工程であることを特徴
とする請求項７若しくは８記載の半導体装置の製造方
法。 - 【請求項１２】 高濃度不純物層は、活性領域内に形成
するソース／ドレイン領域にＮ型不純物が含まれている
場合はＰ型不純物を注入することで形成し、活性領域内
に形成するソース／ドレイン領域にＰ型不純物が含まれ
ている場合はＮ型不純物を注入することで形成すること
を特徴とする請求項７ないし１１のいずれか一項記載の
半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319684A JPH08181316A (ja) | 1994-12-22 | 1994-12-22 | 半導体装置及びその製造方法 |
| TW084102322A TW297941B (ja) | 1994-12-22 | 1995-03-11 | |
| KR1019950052199A KR960026964A (ko) | 1994-12-22 | 1995-12-19 | 반도체 장치 및 그의 제조 방법 |
| CN95119435A CN1039859C (zh) | 1994-12-22 | 1995-12-21 | 半导体装置及其制造方法 |
| DE19548076A DE19548076A1 (de) | 1994-12-22 | 1995-12-21 | Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung |
| US08/824,550 US5721444A (en) | 1994-12-22 | 1997-03-25 | Thin-film transistor having a buried impurity region and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319684A JPH08181316A (ja) | 1994-12-22 | 1994-12-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181316A true JPH08181316A (ja) | 1996-07-12 |
Family
ID=18113038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6319684A Pending JPH08181316A (ja) | 1994-12-22 | 1994-12-22 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5721444A (ja) |
| JP (1) | JPH08181316A (ja) |
| KR (1) | KR960026964A (ja) |
| CN (1) | CN1039859C (ja) |
| DE (1) | DE19548076A1 (ja) |
| TW (1) | TW297941B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851858B2 (en) | 2006-02-07 | 2010-12-14 | Seiko Instruments Inc. | MOSFET having SOI and method |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL104311A (en) * | 1992-02-05 | 1997-07-13 | Fujisawa Pharmaceutical Co | Pyrazole derivatives, processes for the preparation thereof and pharmaceutical compositions containing the same |
| KR100267013B1 (ko) | 1998-05-27 | 2000-09-15 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
| JP3751469B2 (ja) * | 1999-04-26 | 2006-03-01 | 沖電気工業株式会社 | Ｓｏｉ構造の半導体装置の製造方法 |
| JP2001111056A (ja) * | 1999-10-06 | 2001-04-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR101928897B1 (ko) * | 2010-08-27 | 2018-12-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치, 반도체 장치 |
| SG10201701689UA (en) | 2016-03-18 | 2017-10-30 | Semiconductor Energy Lab | Semiconductor device, semiconductor wafer, and electronic device |
| CN107068772B (zh) | 2017-05-11 | 2019-10-18 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法 |
| CN108878458B (zh) * | 2018-07-05 | 2021-11-12 | 北京工业大学 | Soi基单片横向集成phemt和mosfet的外延结构及制备方法 |
| US11984479B2 (en) | 2021-02-17 | 2024-05-14 | Analog Devices International Unlimited Company | Hybrid field-effect transistor |
| CN119050132B (zh) * | 2024-08-14 | 2025-10-31 | 武汉华星光电技术有限公司 | 半导体器件和电子器件 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222215B1 (en) * | 1985-10-23 | 1991-10-16 | Hitachi, Ltd. | Polysilicon mos transistor and method of manufacturing the same |
| JPS635559A (ja) * | 1986-06-25 | 1988-01-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH02210871A (ja) * | 1989-02-09 | 1990-08-22 | Fujitsu Ltd | 半導体装置 |
| JPH03129764A (ja) * | 1989-05-26 | 1991-06-03 | Fuji Electric Co Ltd | 半導体装置 |
| JPH03173174A (ja) * | 1989-11-30 | 1991-07-26 | Toshiba Corp | 半導体記憶装置 |
| JPH046106A (ja) * | 1990-04-21 | 1992-01-10 | Matsushita Electric Ind Co Ltd | 超伝導装置 |
| KR920008834A (ko) * | 1990-10-09 | 1992-05-28 | 아이자와 스스무 | 박막 반도체 장치 |
| JPH04250633A (ja) * | 1991-01-25 | 1992-09-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0645344A (ja) * | 1992-03-30 | 1994-02-18 | Sony Corp | バイポーラトランジスタ、半導体装置、及びその製造方法 |
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| JP3247801B2 (ja) * | 1993-07-27 | 2002-01-21 | 三菱電機株式会社 | Ｓｏｉ構造を有する半導体装置およびその製造方法 |
-
1994
- 1994-12-22 JP JP6319684A patent/JPH08181316A/ja active Pending
-
1995
- 1995-03-11 TW TW084102322A patent/TW297941B/zh active
- 1995-12-19 KR KR1019950052199A patent/KR960026964A/ko not_active Ceased
- 1995-12-21 DE DE19548076A patent/DE19548076A1/de not_active Ceased
- 1995-12-21 CN CN95119435A patent/CN1039859C/zh not_active Expired - Fee Related
-
1997
- 1997-03-25 US US08/824,550 patent/US5721444A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851858B2 (en) | 2006-02-07 | 2010-12-14 | Seiko Instruments Inc. | MOSFET having SOI and method |
| US8263443B2 (en) | 2006-02-07 | 2012-09-11 | Seiko Instruments Inc. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026964A (ko) | 1996-07-22 |
| TW297941B (ja) | 1997-02-11 |
| CN1039859C (zh) | 1998-09-16 |
| CN1130808A (zh) | 1996-09-11 |
| DE19548076A1 (de) | 1996-06-27 |
| US5721444A (en) | 1998-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6383860B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6359318B1 (en) | Semiconductor device with DMOS and bi-polar transistors | |
| US20040198004A1 (en) | Low voltage high performance semiconductor devices and methods | |
| JPH07105457B2 (ja) | 半導体デバイスの形成方法 | |
| US5310692A (en) | Method of forming a MOSFET structure with planar surface | |
| KR20030050995A (ko) | 고집적 트랜지스터의 제조 방법 | |
| JPH10223771A (ja) | 半導体装置とその製造方法 | |
| US20010002058A1 (en) | Semiconductor apparatus and method of manufacture | |
| US6723588B2 (en) | Method for fabricating SRAM cell | |
| JP2755592B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5721444A (en) | Thin-film transistor having a buried impurity region and method of fabricating the same | |
| JPH0799259A (ja) | 縦型バイポーラトランジスタを有するＢｉ−ＣＭＯＳ ＳＯＩ構造及びその製造方法 | |
| JPH11177089A (ja) | 半導体装置の製造方法 | |
| JP2000012851A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH05102415A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| JPH0653513A (ja) | 半導体装置および半導体集積回路装置 | |
| WO2007069292A1 (ja) | 半導体装置およびその製造方法 | |
| KR0161415B1 (ko) | BiCMOS 반도체장치 및 그 제조방법 | |
| JPH08316431A (ja) | 半導体装置とその製造方法 | |
| JPH07106436A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| US5593904A (en) | Method for manufacturing NAND type semiconductor memory device | |
| JP3102923B2 (ja) | 半導体記憶装置 | |
| KR100698064B1 (ko) | 마스크 롬 및 이의 제조 방법 | |
| JPH04218957A (ja) | 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |