JPH08190507A - メモリ装置およびメモリアクセス方法 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル信号処理の演算を効率よく実行す
ることができるメモリ装置及びメモリアクセス方法を提
供する。 【構成】 制御回路３８１は、制御信号線３７０を通し
て読み出し制御信号と、制御信号線３７２を通して書き
込み制御信号とが同時に入力されたとき、フラグ３７８
から入力したフラグ情報に従い、リード信号線３８０お
よびライト信号線３８７に”１”を出力するか、リード
信号線３８２およびライト信号線３８５に”１”を出力
するかを選択し実行する。第１のデータメモリ３００お
よび第２のデータメモリ３０２は、リード信号線から”
１”が入力されたときはデータを出力し、ライト信号線
から”１”が入力されたときはデータを入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理プ
ロセッサなどに利用されるメモリ装置およびメモリアク
セス方法に関するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する）の性能の向上には目ざまし
いものがあり、利用される分野も益々広がっている。

【０００３】そのため、汎用性のあるＤＳＰのニーズが
高まっている。すなわち、１つのＤＳＰにおいて、命令
プログラムを変更することにより種々のアプリケーショ
ンが実行できることが求められている。

【０００４】また、ディジタル信号処理では配列データ
に対する演算が主となるため、メモリ装置に格納されて
いるデータを読み出して演算を行い、演算結果をメモリ
装置に書き込むという処理が頻繁に行われる。したがっ
て、メモリ装置の性能が、ＤＳＰの処理能力に対して大
きなポイントとなる。

【０００５】ＤＳＰに利用されるメモリ装置の従来例に
ついて、図面を参照しながら説明する。

【０００６】図９は、従来のメモリ装置の構成図の一例
である。図９において、５００はデータメモリ、５１０
はアドレス生成回路、５２０はアドレスバス、５３０は
データバスである。

【０００７】図９に示すメモリ装置の動作について説明
する。データメモリ５００は演算データを格納してい
る。アドレス生成回路５１０は、データメモリ５００内
部のアクセスすべきアドレスを示すアドレス信号を生成
し、アドレスバス５２０に出力する。アドレスバス５２
０はこのアドレス信号を転送する。データメモリ５００
は、アドレスバス５２０からアドレス信号を入力し、こ
のアドレス信号が示すアドレスに格納されているデータ
を読み出して、データバス５３０に出力する。データバ
ス５３０はこのデータを転送する。図９には示されてい
ない演算回路がこのデータを入力し演算を行う。あるい
は、図９には示されていない演算回路が演算結果をデー
タバス５３０に出力し、データメモリ５００はデータバ
ス５３０からこの演算結果を入力し、アドレスバス５２
０から入力したアドレス信号が示すアドレスにこの演算
結果を書き込む（例えば、「TMS320C5x User's Guide」
June1991 TEXAS INSTRUMENT社刊）。

【０００８】また、図１０は、図９と異なる従来のメモ
リ装置の構成図である。図１０において、６００および
６０２はデータメモリ、６１０はアドレス生成回路、６
２０および６２２はアドレスバス、６３０および６３２
はデータバス、６３４は演算回路、６４０はデータ転送
用データバスである。

【０００９】図１０に示すメモリ装置の動作について説
明する。データメモリ６００および６０２は、演算デー
タを格納している。アドレス生成回路６１０は、データ
メモリ６００内部のアクセスすべきアドレスを示すアド
レス信号を生成してアドレスバス６２０に出力し、ま
た、データメモリ６０２内部のアクセスすべきアドレス
を示すアドレス信号を生成してアドレスバス６２２に出
力する。アドレスバス６２０および６２２はアドレス信
号を転送する。データメモリ６００は、アドレスバス６
２０からアドレス信号を入力し、このアドレス信号が示
すアドレスに格納されているデータを読み出して、デー
タバス６３０に出力する。また、データメモリ６０２
は、アドレスバス６２２からアドレス信号を入力し、こ
のアドレス信号が示すアドレスに格納されているデータ
を読み出して、データバス６３２に出力する。データバ
ス６３０および６３２はデータを転送する。演算回路６
３４はデータバス６３０および６３２からデータを入力
し演算を行う（例えば、「DSP56000/DSP56001 User's M
anual 」1990 MOTOROLA 社刊）。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
メモリ装置には、以下のような問題がある。

【００１１】図９に示したメモリ装置において、データ
メモリ５００に格納された２つのデータの演算を行う場
合を考える。まず、データメモリ５００から第１のデー
タを読み出して演算回路内部のレジスタに一旦保持し、
次に再びデータメモリ５００から第２のデータを読み出
して、第１のデータと第２のデータとの演算を行う。つ
まり、１回の演算において２ステップのメモリアクセス
が必要となり、その分だけ処理時間が多くかかることに
なる。これは、ディジタル信号処理の演算を効率よく実
行するためには、大きな問題となる。

【００１２】前記の問題を解決するために、図１０に示
したメモリ装置では、データメモリを２つに分割し、そ
れぞれのデータメモリに専用のアドレスバスおよびデー
タバスを配する構成としている。この構成により、デー
タメモリ６００から第１のデータを読み出すと同時に、
データメモリ６０２から第２のデータを読み出すことが
可能となる。つまり、１回の演算において１ステップの
メモリアクセスしか必要とならないので、図９に示した
メモリ装置と比べて処理時間が大幅に短縮できる。

【００１３】しかしながら、図１０に示したメモリ装置
においても、ＤＳＰの汎用性を考慮した場合すなわち複
数のアプリケーションを１つのＤＳＰで実行する場合、
新たな問題が発生する。

【００１４】図１０に示したメモリ装置において、デー
タメモリ６００および６０２の記憶容量は固定であるた
め、複数のアプリケーションを１つのＤＳＰで実行する
場合、それぞれのアプリケーションにおける演算データ
を２つのデータメモリ６００および６０２に最適に振り
分けることは、極めて困難である。すなわち、ある演算
において用いられるデータが、２つとも同じデータメモ
リに格納されている場合がしばしば起こりうる。この場
合、図９に示したメモリ装置における演算と同様に、１
回の演算において２ステップのメモリアクセスが必要と
なり、処理時間の増大を引き起こす。

【００１５】このため、図１０に示したメモリ装置で
は、データ転送用バス６４０を備えることによりデータ
メモリ間のデータ転送を可能にし、演算処理の合間にデ
ータ転送処理を実行することにより前記の問題を回避し
ようとしている。

【００１６】しかし、実際には、データ転送処理を実行
することによって本来の演算処理に待ち時間が発生する
ため、全体の処理時間は増大する。また、データ転送処
理は演算処理自体には関係のない処理であるので、その
分無駄な消費電力が必要となり好ましくない。

【００１７】図１０に示したメモリ装置におけるデータ
メモリをさらに分割して複数のデータメモリからなるメ
モリ装置を実現すれば、各アプリケーションにおいて効
率よく演算処理できるように演算データを配置すること
が可能となるし、データ転送処理の必要性も小さくな
る。しかし、従来技術において、データメモリの数を増
やした場合、それに伴ってアドレスバス、データバスな
どのハードウェアの量が増大するので、特に小型機器な
どにＤＳＰを利用する際には大きな問題となる。

【００１８】本発明は、以上の点に鑑み、ディジタル信
号処理の種々のアプリケーションを効率よく実行するこ
とができるメモリ装置及びメモリアクセス方法を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、メモリ装置を
対象とし、データのアドレスを指示するアドレス信号を
出力するアドレス生成手段と、前記アドレス生成手段が
出力するアドレス信号を転送する第１のアドレスバスお
よび第２のアドレスバスと、前記第１のアドレスバスと
前記第２のアドレスバスとにそれぞれ接続された複数の
メモリバンクと、前記複数のメモリバンクにそれぞれ接
続され、各メモリバンクが出力するデータを転送する第
１のデータバスおよび第２のデータバスと、前記第１の
アドレスバス、第２のアドレスバスおよび複数のメモリ
バンクに接続されており、(i) 外部から入力された第１
の読み出し制御信号によりデータの読み出しを指示され
た場合は、前記第１のアドレスバスから入力したアドレ
ス信号の一部のビットに基づき前記複数のメモリバンク
の中から１つのメモリバンクを選択すると共に、前記第
１のアドレスバスを選択することを指示する第１の選択
信号、前記第１のデータバスを選択することを指示する
第２の選択信号およびデータの読み出しを指示するリー
ド信号を選択したメモリバンクに出力し、(ii)外部から
入力された第２の読み出し制御信号によりデータの読み
出しを指示された場合は、前記第２のアドレスバスから
入力したアドレス信号の一部のビットに基づき前記複数
のメモリバンクの中から１つのメモリバンクを選択する
と共に、前記第２のアドレスバスを選択することを指示
する第１の選択信号、前記第２のデータバスを選択する
ことを指示する第２の選択信号およびデータの読み出し
を指示するリード信号を選択したメモリバンクに出力す
る制御手段とを備えており、前記複数のメモリバンクの
それぞれは、前記制御手段から入力された第１の選択信
号に従って前記第１のアドレスバスまたは前記第２のア
ドレスバスのいずれか一方を選択し、選択した方のアド
レスバスからアドレス信号の残部のビットを入力して該
残部のビットを出力する選択手段と、複数のデータが記
憶されており、前記制御手段からリード信号が入力され
たとき、前記選択手段から出力されたアドレス信号の残
部のビットを入力して該残部のビットが示すアドレスか
らデータを読み出すと共に、前記制御手段から入力され
た第２の選択信号に従って前記第１のデータバスまたは
前記第２のデータバスのいずれか一方を選択し、選択し
た方のデータバスに読み出したデータを出力するデータ
メモリとを有している構成とするものである。

【００２０】請求項２の発明は、請求項１の発明の構成
に、前記複数のメモリバンクにそれぞれ接続され各メモ
リバンクに入力するデータを転送する第３のデータバス
を備え、前記制御手段は、(i) 外部から入力された第１
の書き込み制御信号によりデータの書き込みを指示され
た場合は、前記第１のアドレスバスから入力したアドレ
ス信号の一部のビットに基づき前記複数のメモリバンク
の中から１つのメモリバンクを選択すると共に、前記第
１のアドレスバスを選択することを指示する第１の選択
信号およびデータの書き込みを指示するライト信号を選
択したメモリバンクに出力し、(ii)外部から入力された
第２の書き込み制御信号によりデータの書き込みを指示
された場合は、前記第２のアドレスバスから入力したア
ドレス信号の一部のビットに基づき前記複数のメモリバ
ンクの中から１つのメモリバンクを選択すると共に、前
記第２のアドレスバスを選択することを指示する第１の
選択信号およびデータの書き込みを指示するライト信号
を選択したメモリバンクに出力する機能も有し、前記デ
ータメモリは、前記制御手段からライト信号が入力され
たとき、前記第３のデータバスからデータを入力すると
共に、前記選択手段から出力されたアドレス信号の残部
のビットを入力し、入力したデータを前記残部のビット
が示すアドレスに書き込む機能も有している構成を付加
するものである。

【００２１】請求項３の発明が講じた解決手段は、メモ
リ装置を対象とし、データのアドレスを指示するアドレ
ス信号を出力するアドレス生成手段と、前記アドレス生
成手段が出力するアドレス信号を転送する第１のアドレ
スバス、第２のアドレスバスおよび第３のアドレスバス
と、前記第１のアドレスバス、第２のアドレスバスおよ
び第３のアドレスバスにそれぞれ接続された複数のメモ
リバンクと、前記複数のメモリバンクにそれぞれ接続さ
れ、各メモリバンクが出力するデータを転送する第１の
データバスおよび第２のデータバスと、前記複数のメモ
リバンクにそれぞれ接続され、各メモリバンクに入力す
るデータを転送する第３のデータバスと、前記第１のア
ドレスバス、第２のアドレスバス、第３のアドレスバス
および複数のメモリバンクに接続されており、(i) 外部
から入力された第１の読み出し制御信号によりデータの
読み出しを指示された場合は、前記第１のアドレスバス
から入力したアドレス信号の一部のビットに基づき前記
複数のメモリバンクの中から１つのメモリバンクを選択
すると共に、前記第１のアドレスバスを選択することを
指示する第１の選択信号、前記第１のデータバスを選択
することを指示する第２の選択信号およびデータの読み
出しを指示するリード信号を選択したメモリバンクに出
力し、(ii)外部から入力された第２の読み出し制御信号
によりデータの読み出しを指示された場合は、前記第２
のアドレスバスから入力したアドレス信号の一部のビッ
トに基づき前記複数のメモリバンクの中から１つのメモ
リバンクを選択すると共に、前記第２のアドレスバスを
選択することを指示する第１の選択信号、前記第２のデ
ータバスを選択することを指示する第２の選択信号およ
びデータの読み出しを指示するリード信号を選択したメ
モリバンクに出力し、(iii) 外部から入力された書き込
み制御信号によりデータの書き込みを指示された場合
は、前記第３のアドレスバスから入力したアドレス信号
の一部のビットに基づき前記複数のメモリバンクの中か
ら１つのメモリバンクを選択すると共に、前記第３のア
ドレスバスを選択することを指示する第１の選択信号お
よびデータの書き込みを指示するライト信号を選択した
メモリバンクに出力する制御手段とを備えており、前記
メモリバンクは、前記制御手段から入力された第１の選
択信号に従って前記第１のアドレスバス、第２のアドレ
スバスおよび第３のアドレスバスのうちのいずれか１つ
を選択し、選択したアドレスバスからアドレス信号の残
部のビットを入力して該残部のビットを出力する選択手
段と、複数のデータが記憶されており、(i) 前記制御手
段からリード信号が入力されたとき、前記選択手段から
出力されたアドレス信号の残部のビットを入力して該残
部のビットが示すアドレスからデータを読み出すと共
に、前記制御手段から入力された第２の選択信号に従っ
て前記第１のデータバスまたは前記第２のデータバスの
いずれか一方を選択し、選択した方のデータバスに読み
出したデータを出力し、(ii)前記制御手段からライト信
号が入力されたとき、前記第３のデータバスからデータ
を入力すると共に、前記選択手段から出力されたアドレ
ス信号の残部のビットを入力し、入力したデータを前記
残部のビットが示すアドレスに書き込むデータメモリと
を有している構成とするものである。

【００２２】請求項４の発明が講じた解決手段は、メモ
リ装置を対象とし、データのアドレスを指示するアドレ
ス信号を出力するアドレス生成手段と、前記アドレス生
成手段が出力するアドレス信号を転送するアドレスバス
と、前記アドレスバスに接続されており、それぞれ複数
のデータが記憶されている第１のデータメモリおよび第
２のデータメモリと、前記第１のデータメモリに接続さ
れており、第１のデータメモリが入出力するデータを転
送する第１のデータバスと、前記第２のデータメモリに
接続されており、第２のデータメモリが入出力するデー
タを転送する第２のデータバスと、前記第１のデータメ
モリからデータを出力し且つ前記第２のデータメモリに
データを入力するのか、または、前記第１のデータメモ
リにデータを入力し且つ前記第２のデータメモリからデ
ータを出力するのかを指示するフラグ情報を保持し出力
するフラグ保持手段と、前記フラグ保持手段、第１のデ
ータメモリおよび第２のデータメモリに接続されてお
り、外部から入力された読み出し制御信号によりデータ
の読み出しを指示されると共に外部から入力された書き
込み制御信号によりデータの書き込みを指示された場合
は、前記フラグ保持手段から入力されたフラグ情報に基
づき、前記第１のデータメモリおよび前記第２のデータ
メモリのうちデータを出力する方のデータメモリにデー
タの読み出しを指示するリード信号を出力する一方、デ
ータを入力する方のデータメモリにデータの書き込みを
指示するライト信号を出力する制御手段とを備えてお
り、前記第１のデータメモリは、前記制御手段からリー
ド信号が入力された場合は、前記アドレスバスから入力
したアドレス信号が示すアドレスからデータを読み出し
て前記第１のデータバスに出力し、前記制御手段からラ
イト信号が入力された場合は、前記第１のデータバスか
らデータを入力して前記アドレスバスから入力したアド
レス信号が示すアドレスに書き込む機能を有しており、
前記第２のデータメモリは、前記制御手段からリード信
号が入力された場合は、前記アドレスバスから入力した
アドレス信号が示すアドレスからデータを読み出して前
記第２のデータバスに出力し、前記制御手段からライト
信号が入力された場合は、前記第２のデータバスからデ
ータを入力して前記アドレスバスから入力したアドレス
信号が示すアドレスに書き込む機能を有している構成と
するものである。

【００２３】請求項５の発明が講じた解決手段は、メモ
リ装置を対象とし、データのアドレスを指示するアドレ
ス信号を出力するアドレス生成手段と、前記アドレス生
成手段が出力するアドレス信号を転送する第１のアドレ
スバスおよび第２のアドレスバスと、前記第１のアドレ
スバスと第２のアドレスバスとにそれぞれ接続された複
数のメモリバンクよりなる複数のメモリバンク群と、該
複数のメモリバンク群を構成する前記複数のメモリバン
クにそれぞれ接続され、各メモリバンクが出力するデー
タを転送する第１のデータバスおよび第２のデータバス
と、該複数のメモリバンク群を構成する前記複数のメモ
リバンクにそれぞれ接続され、各メモリバンクに入力す
るデータを転送する第３のデータバスと、各メモリバン
ク群を構成する複数のメモリバンクのうちデータを出力
する第１のメモリバンクとデータを入力する第２のメモ
リバンクとを指示するフラグ情報を各メモリバンク群に
対して１つずつ保持し出力するフラグ保持手段と、前記
第１のアドレスバス、第２のアドレスバス、フラグ保持
手段および複数のメモリバンクに接続されており、(i)
外部から入力された第１の読み出し制御信号によりデー
タの読み出しが指示されると共に外部から入力された第
１の書き込み制御信号によりデータの書き込みが指示さ
れた場合は、前記第１のアドレスバスから入力したアド
レス信号の一部のビットに基づき前記複数のメモリバン
ク群の中から１つのメモリバンク群を選択し、前記フラ
グ保持手段から選択したメモリバンク群に対するフラグ
情報を入力し、入力されたフラグ情報に基づき選択した
メモリバンク群を構成する複数のメモリバンクの中から
前記第１のメモリバンクおよび第２のメモリバンクを選
択し、前記第１のアドレスバスを選択することを指示す
る第１の選択信号、前記第１のデータバスを選択するこ
とを指示する第２の選択信号およびデータの読み出しを
指示するリード信号を前記第１のメモリバンクに出力し
且つ前記第１のアドレスバスを選択することを指示する
第１の選択信号およびデータの書き込みを指示するライ
ト信号を前記第２のメモリバンクに出力し、(ii)外部か
ら入力された第２の読み出し制御信号によりデータの読
み出しが指示されると共に外部から入力された第２の書
き込み制御信号によりデータの書き込みが指示された場
合は、前記第２のアドレスバスから入力したアドレス信
号の一部のビットに基づき前記複数のメモリバンク群の
中から１つのメモリバンク群を選択し、前記フラグ保持
手段から選択したメモリバンク群に対するフラグ情報を
入力し、入力されたフラグ情報に基づき選択したメモリ
バンク群を構成する複数のメモリバンクの中から前記第
１のメモリバンクおよび第２のメモリバンクを選択し、
前記第２のアドレスバスを選択することを指示する第１
の選択信号、前記第２のデータバスを選択することを指
示する第２の選択信号およびデータの読み出しを指示す
るリード信号を前記第１のメモリバンクに出力し且つ前
記第２のアドレスバスを選択することを指示する第１の
選択信号およびデータの書き込みを指示するライト信号
を前記第２のメモリバンクに出力する制御手段とを備え
ており、前記複数のメモリバンク群を構成する複数のメ
モリバンクのそれぞれは、前記制御手段から入力された
第１の選択信号に従って前記第１のアドレスバスまたは
第２のアドレスバスのいずれか一方を選択し、選択した
方のアドレスバスからアドレス信号の残部のビットを入
力して該残部のビットを出力する選択手段と、複数のデ
ータが記憶されており、(i) 前記制御手段からリード信
号が入力されたとき、前記選択手段から出力されたアド
レス信号の残部のビットを入力して該残部のビットが示
すアドレスからデータを読み出すと共に、前記制御手段
から入力された第２の選択信号に従って前記第１のデー
タバスまたは前記第２のデータバスのいずれか一方を選
択し、選択した方のデータバスに読み出したデータを出
力し、(ii)前記制御手段からライト信号が入力されたと
き、前記第３のデータバスからデータを入力すると共に
前記選択手段から出力されたアドレス信号の残部のビッ
トを入力し、該残部のビットが示すアドレスに前記デー
タを書き込むデータメモリとを有している構成とするも
のである。

【００２４】請求項６の発明は、請求項１〜３および５
のいずれか１項の発明の構成に、前記第１の選択信号の
機能と前記第２の選択信号の機能とを１つの選択信号で
実現している構成を付加するものである。

【００２５】請求項７の発明が講じた解決手段は、メモ
リアクセス方法を対象とし、データのアドレスを指示す
るアドレス信号を出力するアドレス生成工程と、前記ア
ドレス信号を第１のアドレスバスおよび第２のアドレス
バスを介して転送するアドレス信号転送工程と、複数の
メモリバンクのそれぞれから出力されるデータを第１の
データバスおよび第２のデータバスを介して転送するデ
ータ転送工程と、(i)外部からの第１の読み出し制御信
号がデータの読み出しを指示している場合は、前記第１
のアドレスバスからのアドレス信号の一部のビットに基
づき前記複数のメモリバンクの中から１つのメモリバン
クを選択し、該メモリバンクからのデータの読み出しを
指示するリード信号を出力すると共に、前記第１のアド
レスバスを選択することを指示する第１の選択信号およ
び前記第１のデータバスを選択することを指示する第２
の選択信号を出力し、(ii)外部からの第２の読み出し制
御信号がデータの読み出しを指示している場合は、前記
第２のアドレスバスからのアドレス信号の一部のビット
に基づき前記複数のメモリバンクの中から１つのメモリ
バンクを選択し、該メモリバンクからのデータの読み出
しを指示するリード信号を出力すると共に、前記第２の
アドレスバスを選択することを指示する第１の選択信号
および前記第２のデータバスを選択することを指示する
第２の選択信号を出力する制御工程と、前記リード信号
が出力されたとき、前記第１の選択信号に従って前記第
１のアドレスバスまたは前記第２のアドレスバスのいず
れか一方を選択すると共に選択した方のアドレスバスか
らアドレス信号の残部のビットを入力し、前記リード信
号によりデータの読み出しを指示されたメモリバンクの
前記残部のビットが示すアドレスからデータを読み出
し、前記第２の選択信号に従って前記第１のデータバス
または前記第２のデータバスのいずれか一方を選択する
と共に選択した方のデータバスに読み出したデータを出
力するデータ入出力工程とを備えている構成とするもの
である。

【００２６】請求項８の発明は、請求項７の発明の構成
に、前記データ転送工程は、複数のメモリバンクのそれ
ぞれに入力されるデータを第３のデータバスを介して転
送する処理も有し、前記制御工程は、(i) 外部からの第
１の書き込み制御信号がデータの書き込みを指示してい
る場合は、前記第１のアドレスバスからのアドレス信号
の一部のビットに基づき前記複数のメモリバンクの中か
ら１つのメモリバンクを選択し、該メモリバンクへのデ
ータの書き込みを指示するライト信号を出力すると共
に、前記第１のアドレスバスを選択することを指示する
第１の選択信号を出力し、(ii)外部からの第２の書き込
み制御信号がデータの書き込みを指示している場合は、
前記第２のアドレスバスからのアドレス信号の一部のビ
ットに基づき前記複数のメモリバンクの中から１つのメ
モリバンクを選択し、該メモリバンクへのデータの書き
込みを指示するライト信号を出力すると共に、前記第２
のアドレスバスを選択することを指示する第１の選択信
号を出力する処理も有し、前記データ入出力工程は、前
記ライト信号が出力されたとき、前記第１の選択信号に
従って前記第１のアドレスバスまたは前記第２のアドレ
スバスのいずれか一方を選択すると共に選択した方のア
ドレスバスからアドレス信号の残部のビットを入力し、
前記第３のデータバスからデータを入力し、前記ライト
信号によりデータの書き込みを指示されたメモリバンク
の前記残部のビットが示すアドレスに前記データを書き
込む処理も有する構成を付加するものである。

【００２７】請求項９の発明が講じた解決手段は、メモ
リアクセス方法を対象とし、データのアドレスを指示す
るアドレス信号を出力するアドレス生成工程と、前記ア
ドレス信号を第１のアドレスバス、第２のアドレスバス
および第３のアドレスバスを介して転送するアドレス信
号転送工程と、複数のメモリバンクのそれぞれから出力
されるデータを第１のデータバスおよび第２のデータバ
スを介して転送すると共に、複数のメモリバンクのそれ
ぞれに入力されるデータを第３のデータバスを介して転
送するデータ転送工程と、(i) 外部からの第１の読み出
し制御信号がデータの読み出しを指示している場合は、
前記第１のアドレスバスからのアドレス信号の一部のビ
ットに基づき前記複数のメモリバンクの中から１つのメ
モリバンクを選択し、該メモリバンクからのデータの読
み出しを指示するリード信号を出力すると共に、前記第
１のアドレスバスを選択することを指示する第１の選択
信号および前記第１のデータバスを選択することを指示
する第２の選択信号を出力し、(ii)外部からの第２の読
み出し制御信号がデータの読み出しを指示している場合
は、前記第２のアドレスバスからのアドレス信号の一部
のビットに基づき前記複数のメモリバンクの中から１つ
のメモリバンクを選択し、該メモリバンクからのデータ
の読み出しを指示するリード信号を出力すると共に、前
記第２のアドレスバスを選択することを指示する第１の
選択信号および前記第２のデータバスを選択することを
指示する第２の選択信号を出力し、(iii) 外部からの書
き込み制御信号がデータの書き込みを指示している場合
は、前記第３のアドレスバスからのアドレス信号の一部
のビットに基づき前記複数のメモリバンクの中から１つ
のメモリバンクを選択し、該メモリバンクへのデータの
書き込みを指示するライト信号を出力すると共に、前記
第３のアドレスバスを選択することを指示する第１の選
択信号を出力する制御工程と、(i) 前記リード信号が出
力されたとき、前記第１の選択信号に従って前記第１の
アドレスバス、第２のアドレスバスおよび第３のアドレ
スバスのうちのいずれか１つを選択すると共に選択した
アドレスバスからアドレス信号の残部のビットを入力
し、前記リード信号によりデータの読み出しを指示され
たメモリバンクの前記残部のビットが示すアドレスから
データを読み出し、前記第２の選択信号に従って前記第
１のデータバスまたは前記第２のデータバスのいずれか
一方を選択し、選択した方のデータバスに読み出したデ
ータを出力し、(ii)前記ライト信号が出力されたとき、
前記第１の選択信号に従って前記第１のアドレスバス、
第２のアドレスバスおよび第３のアドレスバスのうちの
いずれか１つを選択すると共に選択したアドレスバスか
らアドレス信号の残部のビットを入力し、前記第３のデ
ータバスからデータを入力し、前記ライト信号によりデ
ータの書き込みを指示されたメモリバンクの前記残部の
ビットが示すアドレスに前記データを書き込むデータ入
出力工程とを備えている構成とするものである。

【００２８】請求項１０の発明が講じた解決手段は、メ
モリアクセス方法を対象とし、データのアドレスを指示
するアドレス信号を出力するアドレス生成工程と、前記
アドレス信号をアドレスバスを介して転送するアドレス
信号転送工程と、第１のデータメモリから出力されるデ
ータおよび前記第１のデータメモリに入力されるデータ
を第１のデータバスを介して転送し、第２のデータメモ
リから出力されるデータおよび前記第２のデータメモリ
に入力されるデータを第２のデータバスを介して転送す
るデータ転送工程と、前記第１のデータメモリからデー
タを出力し且つ前記第２のデータメモリにデータを入力
するのか、または、前記第１のデータメモリにデータを
入力し且つ前記第２のデータメモリからデータを出力す
るのかを指示するフラグ情報を設定するフラグ設定工程
と、外部からの読み出し制御信号がデータの読み出しを
指示していると共に外部からの書き込み制御信号がデー
タの書き込みを指示している場合は、前記フラグ情報に
基づき、前記第１のデータメモリおよび前記第２のデー
タメモリのうちデータを出力する方のデータメモリを選
択し該データメモリからのデータの読み出しを指示する
リード信号を出力する一方、前記第１のデータメモリお
よび前記第２のデータメモリのうちデータを入力する方
のデータメモリを選択し該データメモリへのデータの書
き込みを指示するライト信号を出力する制御工程と、
(i) 前記リード信号が出力された場合は、前記リード信
号がデータの読み出しを指示するデータメモリの前記ア
ドレスバスからのアドレス信号が示すアドレスからデー
タを読み出し、前記データメモリが前記第１のデータメ
モリであるときは前記第１のデータバスに読み出したデ
ータを出力し、前記データメモリが前記第２のデータメ
モリであるときは前記第２のデータバスに読み出したデ
ータを出力し、(ii)前記ライト信号が出力された場合
は、前記ライト信号がデータの書き込みを指示するデー
タメモリが前記第１のデータメモリであるときは前記第
１のデータバスからデータを入力し、前記データメモリ
が前記第２のデータメモリであるときは前記第２のデー
タバスからデータを入力し、前記データメモリの前記ア
ドレスバスから入力したアドレス信号が示すアドレスに
入力したデータを書き込むデータ入出力工程とを備えて
いる構成とするものである。

【００２９】請求項１１の発明が講じた解決手段は、メ
モリアクセス方法を対象とし、データのアドレスを指示
するアドレス信号を出力するアドレス生成工程と、前記
アドレス信号を第１のアドレスバスおよび第２のアドレ
スバスを介して転送するアドレス信号転送工程と、複数
のメモリバンク群を構成する複数のメモリバンクのそれ
ぞれから出力されるデータを第１のデータバスおよび第
２のデータバスを介して転送し、前記複数のメモリバン
ク群を構成する複数のメモリバンクのそれぞれに入力さ
れるデータを第３のデータバスを介して転送するデータ
転送工程と、各メモリバンク群を構成する複数のメモリ
バンクのうちデータを出力する第１のメモリバンクとデ
ータを入力する第２のメモリバンクとを指示するフラグ
情報を各メモリバンク群に対して１つずつ設定するフラ
グ設定工程と、(i) 外部からの第１の読み出し制御信号
がデータの読み出しを指示していると共に外部からの第
１の書き込み制御信号がデータの書き込みを指示してい
る場合は、前記第１のアドレスバスからのアドレス信号
の一部のビットに基づき前記複数のメモリバンク群の中
から１つのメモリバンク群を選択し、選択したメモリバ
ンク群に対する前記フラグ情報に基づき選択したメモリ
バンク群を構成する複数のメモリバンクの中から前記第
１のメモリバンクおよび第２のメモリバンクを選択し、
前記第１のメモリバンクからのデータの読み出しを指示
するリード信号、前記第１のアドレスバスを選択するこ
とを指示する第１の選択信号および前記第１のデータバ
スを選択することを指示する第２の選択信号を出力し且
つ前記第２のメモリバンクへのデータの書き込みを指示
するライト信号および前記第１のアドレスバスを選択す
ることを指示する第１の選択信号を出力し、(ii)外部か
らの第２の読み出し制御信号がデータの読み出しを指示
していると共に外部からの第２の書き込み制御信号がデ
ータの書き込みを指示している場合は、前記第２のアド
レスバスからのアドレス信号の一部のビットに基づき前
記複数のメモリバンク群の中から１つのメモリバンク群
を選択し、選択したメモリバンク群に対する前記フラグ
情報に基づき選択したメモリバンク群を構成する複数の
メモリバンクの中から前記第１のメモリバンクおよび第
２のメモリバンクを選択し、前記第１のメモリバンクか
らのデータの読み出しを指示するリード信号、前記第２
のアドレスバスを選択することを指示する第１の選択信
号および前記第２のデータバスを選択することを指示す
る第２の選択信号を出力し且つ前記第２のメモリバンク
へのデータの書き込みを指示するライト信号および前記
第２のアドレスバスを選択することを指示する第１の選
択信号を出力する制御工程と、(i) 前記リード信号が出
力されたとき、前記第１の選択信号に従って前記第１の
アドレスバスまたは第２のアドレスバスのいずれか一方
を選択すると共に選択した方のアドレスバスからアドレ
ス信号の残部のビットを入力し、前記第１のメモリバン
クの前記残部のビットが示すアドレスからデータを読み
出し、前記第２の選択信号に従って前記第１のデータバ
スまたは前記第２のデータバスのいずれか一方を選択す
ると共に選択した方のデータバスに読み出したデータを
出力し、(ii)前記ライト信号が出力されたとき、前記第
１の選択信号に従って前記第１のアドレスバスまたは第
２のアドレスバスのいずれか一方を選択すると共に選択
した方のアドレスバスからアドレス信号の残部のビット
を入力し、前記第３のデータバスからデータを入力し、
前記第２のメモリバンクの前記残部のビットが示すアド
レスに前記データを書き込むデータ入出力工程とを備え
ている構成とするものである。

【００３０】請求項１２の発明は、請求項７〜９および
１１のいずれか１項の発明の構成に、前記第１の選択信
号の機能と前記第２の選択信号の機能とを１つの選択信
号で実現している構成を付加するものである。

【００３１】

【作用】請求項１または７の発明の構成により、第１の
アドレスバスおよび第２のアドレスバスからのアドレス
信号の一部のビットに従って２つのメモリバンクが選択
され、２つのリード信号が出力される。リード信号が出
力されたとき、リード信号と共に出力される第１の選択
信号の指示に従ってアドレスバスが選択され、該アドレ
スバスに転送されているアドレス信号が入力され、リー
ド信号により指示されたメモリバンクの前記アドレス信
号が指示するアドレスに格納されているデータが読み出
され、リード信号と共に出力される第２の選択信号の指
示に従って第１のデータバスまたは第２のデータバスが
選択され、読み出されたデータが出力される。以上の動
作が、２つのリード信号についてそれぞれ行われる。こ
のように、２つのメモリバンクをアクセスし２つのデー
タを読み出す動作を、１ステップで実行することができ
る。

【００３２】請求項２または８の発明の構成により、第
１のアドレスバスおよび第２のアドレスバスからのアド
レス信号の一部のビットに従って２つのメモリバンクが
選択され、リード信号またはライト信号が出力される。
リード信号が出力されたとき、リード信号と共に出力さ
れる第１の選択信号の指示に従ってアドレスバスが選択
され、該アドレスバスに転送されているアドレス信号が
入力され、リード信号により指示されたメモリバンクの
前記アドレス信号が指示するアドレスに格納されている
データが読み出され、リード信号と共に入力される第２
の選択信号の指示に従って第１のデータバスまたは第２
のデータバスが選択され、読み出されたデータが出力さ
れる。ライト信号が出力されたとき、ライト信号と共に
入力される第１の選択信号の指示に従ってアドレスバス
が選択され、該アドレスバスに転送されているアドレス
信号が入力され、ライト信号により指示されたメモリバ
ンクの前記アドレス信号が指示するアドレスに、第３の
データバスから入力されたデータが書き込まれる。この
ように、２つのメモリバンクをアクセスして、２つのデ
ータの読み出し、２つのデータの書き込み、あるいは１
つのデータの読み出しおよび１つのデータの書き込みと
いう動作を、１ステップで実行することができる。

【００３３】請求項３または９の発明の構成により、第
１のアドレスバスおよび第２のアドレスバスからのアド
レス信号の一部のビットに従って２つのメモリバンクが
選択され、２つのリード信号が出力される。また、第３
のアドレスバスからのアドレス信号の一部のビットに従
って１つのメモリバンクが選択され、ライト信号が出力
される。リード信号が出力されたとき、リード信号と共
に入力される第１の選択信号の指示に従ってアドレスバ
スが選択され、該アドレスバスに転送されているアドレ
ス信号が入力され、リード信号により指示されたメモリ
バンクの前記アドレス信号が指示するアドレスに格納さ
れているデータが読み出され、リード信号と共に入力さ
れる第２の選択信号の指示に従って第１のデータバスま
たは第２のデータバスが選択され、読み出されたデータ
が出力される。また、ライト信号が出力されたとき、ラ
イト信号と共に入力される第１の選択信号の指示に従っ
てアドレスバスが選択され、該アドレスバスに転送され
ているアドレス信号が入力され、ライト信号により指示
されたメモリバンクの前記アドレス信号が指示するアド
レスに、第３のデータバスから入力されたデータが書き
込まれる。このように、３つのメモリバンクをアクセス
し、２つのデータを読み出すと共に１つのデータを書き
込む動作を、１ステップで実行することができる。

【００３４】請求項４または１０の発明の構成により、
２つのデータメモリのうちどちらからデータを出力しど
ちらにデータを入力するかを指示するフラグ情報が設定
されている。フラグ情報に従って、リード信号およびラ
イト信号が出力される。リード信号が出力されたとき、
アドレスバスからアドレス信号が入力され、リード信号
が指示するデータメモリの前記アドレス信号が指示する
アドレスに格納されているデータが読み出され、データ
バスに出力される。ライト信号が出力されたとき、アド
レスバスからアドレス信号が入力され、ライト信号が指
示するデータメモリの前記アドレス信号が指示するアド
レスにデータバスから入力されたデータが書き込まれ
る。このように、１つのアドレス指定に従って２つのデ
ータメモリをアクセスし、１つのデータを読み出すと共
に１つのデータを書き込むという動作を、１ステップで
実行することができる。

【００３５】請求項５または１１の発明の構成により、
各メモリバンク群の中で、データを出力するメモリバン
クとデータを入力するメモリバンクとを指示するフラグ
情報が設定されている。第１のアドレスバスからのアド
レス信号の一部のビットに従って１つのメモリバンク群
が選択され、該メモリバンク群に対応するフラグ情報に
従って２つのメモリバンクが選択され、リード信号およ
びライト信号が出力される。第２のアドレスバスからの
アドレス信号の一部のビットに従って１つのメモリバン
クが選択され、リード信号が出力される。リード信号が
出力されたとき、リード信号と共に入力される第１の選
択信号の指示に従ってアドレスバスが選択され、該アド
レスバスに転送されているアドレス信号が入力され、リ
ード信号により指示されたメモリバンクの前記アドレス
信号が指示するアドレスに格納されているデータが読み
出され、リード信号と共に入力される第２の選択信号の
指示に従って第１のデータバスまたは第２のデータバス
が選択されて、読み出したデータが出力される。ライト
信号が出力されたとき、ライト信号と共に入力される第
１の選択信号の指示に従ってアドレスバスが選択され、
該アドレスバスに転送されているアドレス信号が入力さ
れ、ライト信号により指示されたメモリバンクの前記ア
ドレス信号が指示するアドレスに、第３のデータバスか
ら入力されたデータを書き込む。このように、２つのア
ドレス指定に従って３つのデータメモリをアクセスし、
２つのデータを読み出すと共に１つのデータを書き込む
という動作を、１ステップで実行することができる。

【００３６】請求項６または１２の発明の構成により、
１つの選択信号により、アドレスバスおよびデータバス
の指定を行うことができる。

【００３７】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００３８】（第１の実施例）図１は、本発明の第１の
実施例に係るメモリ装置の構成図である。

【００３９】図１において、１００、１０２、１０４お
よび１０６はデータメモリ、１１０はアドレス生成手段
としてのアドレス生成回路、１２０は第１のアドレスバ
ス、１２２は第２のアドレスバス、１３０は第１のアド
レスバスのうち下位１０ビットの信号を転送する第１の
下位ビット線、１３２は第２のアドレスバスのうち下位
１０ビットの信号を転送する第２の下位ビット線、１４
０は第１のアドレスバスのうち上位２ビットの信号を転
送する第１の上位ビット線、１４２は第２のアドレスバ
スのうち上位２ビットの信号を転送する第２の上位ビッ
ト線、１５０、１５２、１５４および１５６は選択手段
としてのマルチプレクサ、１６０、１６２、１６４およ
び１６６は選択信号を転送する選択信号線、１７０は第
１の読み出し制御信号を転送する制御信号線、１７２は
第２の読み出し制御信号を転送する制御信号線、１８
０、１８２、１８４および１８６はリード信号を転送す
るリード信号線、１８１は制御手段としての制御回路、
１９０は第１のデータバス、１９２は第２のデータバ
ス、１９４は演算回路、１９６はレジスタである。デー
タメモリ１００とマルチプレクサ１５０とによってひと
つのメモリバンクが構成されており、同様に、データメ
モリ１０２とマルチプレクサ１５２、データメモリ１０
４とマルチプレクサ１５４、データメモリ１０６とマル
チプレクサ１５６とによって、それぞれメモリバンクが
構成されている。

【００４０】データメモリ１００、１０２、１０４およ
び１０６は、それぞれ１ｋ（＝２¹⁰＝１０２４）ワード
の記憶容量を持っている。本実施例に係るメモリ装置は
４つのデータメモリを保持しているので、全体の記憶容
量は４ｋ（＝４×２¹⁰＝２¹²＝４０９６）ワードとな
る。したがって、記憶領域を示すアドレスデータは１２
ビットであり、データメモリ１００にはアドレスｘ’０
００’（ｘ’…’は１６進数を表す）からアドレスｘ’
３ＦＦ’までが割り当てられ、データメモリ１０２には
アドレスｘ’４００’からアドレスｘ’７ＦＦ’までが
割り当てられ、データメモリ１０４にはアドレスｘ’８
００’からアドレスｘ’ＢＦＦ’までが割り当てられ、
データメモリ１０６にはアドレスｘ’Ｃ００’からアド
レスｘ’ＦＦＦ’までが割り当てられている。

【００４１】アドレス生成回路１１０は、１２ビットの
アドレス信号を、第１のアドレスバス１２０および第２
のアドレスバス１２２に出力する。１２ビットのうち上
位２ビットがデータメモリを選択するのに用いられ、下
位１０ビットが選択されたデータメモリ内のアドレスを
指示するのに用いられる。第１の下位ビット線１３０お
よび第２の下位ビット線１３２は、マルチプレクサ１５
０、１５２、１５４および１５６に接続されている。ま
た、第１の上位ビット線１４０および第２の上位ビット
線１４２は、制御回路１８１に接続されている。

【００４２】制御回路１８１は、制御信号線１７０を通
して第１の読み出し制御信号が入力されたとき、第１の
上位ビット線１４０から信号を読み出し、その値を基に
表１（ａ）に従って選択信号およびリード信号を出力す
る。また、制御信号線１７２を通して第２の読み出し制
御信号が入力されたとき、第２の上位ビット線１４２か
ら信号を読み出し、その値を基に表１（ｂ）に従って選
択信号およびリード信号を出力する。選択信号は、マル
チプレクサとデータメモリとに出力され、リード信号は
データメモリに出力される。

【００４３】

【表１】

【００４４】このとき、マルチプレクサは、制御回路１
８１から入力された選択信号が”０”のときは、第１の
下位ビット線１３０から信号を入力してデータメモリへ
出力し、制御回路１８１から入力された選択信号が”
１”のときは、第２の下位ビット線１３２から信号を入
力してデータメモリへ出力する。

【００４５】データメモリは、制御回路１８１から入力
されたリード信号が”１”のときは、対応するマルチプ
レクサを介してアドレス信号の下位１０ビットの信号を
入力し、該信号が示すアドレスに格納されているデータ
を読み出して第１のデータバス１９０または第２のデー
タバス１９２に出力する。制御回路１８１から入力され
た選択信号が”０”のときは第１のデータバス１９０ヘ
データを出力し、制御回路１８１から入力された選択信
号が”１”のときは第２のデータバス１９２ヘデータを
出力する。

【００４６】演算回路１９４は、第１のデータバス１９
０および第２のデータバス１９２からデータを入力して
演算を行う。レジスタ１９６は、演算回路１９４が出力
する演算結果を保持する。

【００４７】以上のように構成されたメモリ装置におい
て、その動作を説明する。

【００４８】ここでは、アドレスｘ’００１’とｘ’４
０２’とに記憶されているデータを読み出して、演算を
実行する場合を例にとって説明する。本実施例に係るメ
モリ装置において、アドレスｘ’００１’は、データメ
モリ１００のアドレスｂ’０００００００００１’
（ｂ’…’は２進数を表す）にあたり、アドレスｘ’４
０２’は、データメモリ１０２のアドレスｂ’００００
００００１０’にあたる。

【００４９】まず、アドレス生成回路１１０は、第１の
アドレスバス１２０にアドレス信号としてｘ’００１’
を、第２のアドレスバス１２２にアドレス信号として
ｘ’４０２’を出力する。

【００５０】このとき、第１の上位ビット線１４０に出
力される信号は、第１のアドレスバス１２０に出力され
るアドレス信号の上位２ビットであるので、ｂ’００’
となり、第１の下位ビット線１３０に出力される信号
は、第１のアドレスバス１２０に出力されるアドレス信
号の下位１０ビットであるので、ｂ’００００００００
０１’となる。また、第２の上位ビット線１４２に出力
される信号は、第２のアドレスバス１２２に出力される
アドレス信号の上位２ビットであるので、ｂ’０１’と
なり、第１の下位ビット線１３０に出力される信号は、
第１のアドレスバス１２０に出力されるアドレス信号の
下位１０ビットであるので、ｂ’００００００００１
０’となる。

【００５１】また同時に、図１には示されていない命令
解読手段から制御回路１８１へ、制御信号線１７０を通
して第１の読み出し制御信号が、制御信号線１７２を通
して第２の読み出し制御信号が、それぞれ出力される。

【００５２】制御回路１８１は、第１の読み出し制御信
号および第２の読み出し制御信号が共に入力されたの
で、第１の上位ビット線１４０および第２の上位ビット
線１４２から入力される信号の値により、表１（ａ）お
よび（ｂ）に従って選択信号およびリード信号を出力す
る。すなわち、選択信号線１６０には選択信号として”
０”を出力し、選択信号線１６２には選択信号として”
１”を出力する。また、リード信号線１８０および１８
２にはリード信号としてそれぞれ”１”を出力し、リー
ド信号線１８４および１８６にはリード信号として”
０”を出力する。

【００５３】リード信号線１８０を通してリード信号”
１”が入力されたデータメモリ１００は、マルチプレク
サ１５０を介してアドレス信号の下位１０ビットの信号
を入力する。マルチプレクサ１５０は、選択信号線１６
０を通して選択信号”０”が入力されているので、第１
の下位ビット線１３０を選択して信号を入力し、データ
メモリ１００に出力する。この信号すなわちｂ’０００
００００００１’が入力されたデータメモリ１００は、
アドレスｂ’０００００００００１’に格納されている
データを読み出し、選択信号線１６０を通して選択信
号”０”が入力されているので、第１のデータバス１９
０を選択してこのデータを出力する。

【００５４】また同時に、リード信号線１８２を通して
リード信号”１”が入力されたデータメモリ１０２は、
マルチプレクサ１５２を介してアドレス信号の下位１０
ビットの信号を入力する。マルチプレクサ１５２は、選
択信号線１６２を通して選択信号”１”が入力されてい
るので、第２の下位ビット線１３２を選択して信号を入
力し、データメモリ１０２に出力する。この信号すなわ
ちｂ’００００００００１０’が入力されたデータメモ
リ１０２は、アドレスｂ’００００００００１０’に格
納されているデータを読み出し、選択信号線１６２を通
して選択信号”１”が入力されているので、第２のデー
タバス１９２を選択してこのデータを出力する。

【００５５】すなわち、アドレスｘ’００１’のデータ
が第１のデータバス１９０に、アドレスｘ’４０２’の
データが第２のデータバス１９２に、それぞれ、同時に
出力されたことになる。

【００５６】演算回路１９４は、第１のデータバス１９
０および第２のデータバス１９２からデータを入力して
演算を行い、その演算結果をレジスタ１９６に格納す
る。

【００５７】以上の動作により、アドレスｘ’００１’
とアドレスｘ’４０２’とに格納されたデータの演算が
行われる。

【００５８】すなわち、本発明の第１の実施例に係るメ
モリ装置によると、データメモリに格納された２つのデ
ータに対する演算を、１ステップのメモリアクセスによ
り実行することができる。

【００５９】（第２の実施例）第１の実施例に係るメモ
リ装置はデータ読み出し専用であったが、第２の実施例
は、これにデータ書き込み機能が付加されたものであ
る。

【００６０】図２は、本発明の第２の実施例に係るメモ
リ装置の構成図である。

【００６１】図２において、１２０は第１のアドレスバ
ス、１２２は第２のアドレスバス、１３０は第１の下位
ビット線、１３２は第２の下位ビット線、１４０は第１
の上位ビット線、１４２は第２の上位ビット線、１６
０、１６２、１６４および１６６は選択信号を転送する
選択信号線、１７０は第１の読み出し制御信号を転送す
る制御信号線、１７２は第２の読み出し制御信号を転送
する制御信号線、１８０、１８２、１８４および１８６
はリード信号を転送するリード信号線、１９０は第１の
データバス、１９２は第２のデータバス、１９４は演算
回路、１９６はレジスタ、２００、２０２、２０４およ
び２０６はデータメモリ、２１０はアドレス生成手段と
してのアドレス生成回路、２２０は第３のアドレスバ
ス、２３０は第３のアドレスバスのうち下位１０ビット
の信号を転送する第３の下位ビット線、２４０は第３の
アドレスバスのうち上位２ビットの信号を転送する第３
の上位ビット線、２５０、２５２、２５４および２５６
は選択手段としてのマルチプレクサ、２７０は書き込み
制御信号を転送する制御信号線、２８０、２８２、２８
４および２８６はライト信号を転送するライト信号線、
２８１は制御手段としての制御回路、２９０は第３のデ
ータバスである。データメモリ２００とマルチプレクサ
２５０とによってひとつのメモリバンクが構成されてお
り、同様に、データメモリ２０２とマルチプレクサ２５
２、データメモリ２０４とマルチプレクサ２５４、デー
タメモリ２０６とマルチプレクサ２５６とによって、そ
れぞれメモリバンクが構成されている。

【００６２】データメモリ２００、２０２、２０４およ
び２０６は、第１の実施例におけるデータメモリ１０
０、１０２、１０４および１０６と同様に、それぞれ１
ｋ（＝２¹⁰＝１０２４）ワードの記憶容量を持ち、第１
の実施例と同様にアドレスが割り当てられている。特徴
的なことは、第１の実施例におけるデータメモリはデー
タを読み出す機能しか備えていなかったのに対して、第
２の実施例におけるデータメモリはデータを書き込む機
能も備えていることである。

【００６３】アドレス生成回路２１０は、１２ビットの
アドレス信号を、第１のアドレスバス１２０、第２のア
ドレスバス１２２および第３のアドレスバス２２０に出
力する。１２ビットのうち上位２ビットがデータメモリ
を選択するのに用いられ、下位１０ビットが選択された
データメモリ内のアドレスを指示するのに用いられる。
第１の下位ビット線１３０、第２の下位ビット線１３２
および第３の下位ビット線２３０は、マルチプレクサ２
５０、２５２、２５４および２５６に接続されている。
また、第１の上位ビット線１４０、第２の上位ビット線
１４２および第３の上位ビット線２４０は、制御回路２
８１に接続されている。

【００６４】制御回路２８１は、制御信号線１７０を通
して第１の読み出し制御信号が入力されたとき、第１の
上位ビット線１４０から信号を入力し、その値を基に表
１（ａ）に従って選択信号およびリード信号を出力す
る。また、制御信号線１７２を通して第２の読み出し制
御信号が入力されたとき、第２の上位ビット線１４２か
ら信号を入力し、その値を基に表１（ｂ）に従って選択
信号およびリード信号を出力する。さらに、制御信号線
２７０を通して書き込み制御信号が入力されたとき、第
３の上位ビット線２４０から信号を入力し、その値を基
に表２に従って選択信号およびライト信号を出力する。
選択信号はマルチプレクサとデータメモリとに出力さ
れ、リード信号およびライト信号はデータメモリに出力
される。

【００６５】

【表２】

【００６６】このとき、マルチプレクサは、制御回路２
８１から入力された選択信号が”０”のときは、第１の
下位ビット線１３０から信号を入力してデータメモリへ
出力し、制御回路２８１から入力された選択信号が”
１”のときは、第２の下位ビット線１３２から信号を入
力してデータメモリへ出力し、制御回路２８１から入力
された選択信号が”２”のときは、第３の下位ビット線
２３０から信号を入力してデータメモリへ出力する。

【００６７】データメモリは、制御回路２８１から入力
されたリード信号が”１”のときは、対応するマルチプ
レクサを介してアドレス信号の下位１０ビットの信号を
入力し、該信号が示すアドレスに格納されているデータ
を読み出して第１のデータバス１９０または第２のデー
タバス１９２に出力する。制御回路２８１から入力され
た選択信号が”０”のときは第１のデータバス１９０ヘ
データを出力し、制御回路２８１から入力された選択信
号が”１”のときは第２のデータバス１９２ヘデータを
出力する。

【００６８】また、制御回路２８１から入力されたライ
ト信号が”１”のときは、第３のデータバス２９０から
データを入力し、対応するマルチプレクサを介してアド
レス信号の下位１０ビットの信号を入力し、該信号が示
すアドレスに入力したデータを書き込む。

【００６９】演算回路１９４は、第１のデータバス１９
０および第２のデータバス１９２からデータを入力して
演算を行う。レジスタ１９６は、演算回路１９４が出力
する演算結果のデータを一旦保持し、第３のデータバス
２９０に出力する。

【００７０】以上のように構成されたメモリ装置におい
て、その動作を説明する。

【００７１】ここでは、前の演算結果がすでにレジスタ
１９６から第３のデータバスに出力されている状態にお
いて、その演算結果をアドレスｘ’８０５’に書き込む
と同時に、アドレスｘ’００２’とｘ’４０３’とに格
納されているデータを読み出して、演算を実行する場合
を例にとって説明する。

【００７２】本実施例に係るメモリ装置において、アド
レスｘ’８０５’は、データメモリ２０４のアドレス
ｂ’０００００００１０１’にあたり、アドレスｘ’０
０２’は、データメモリ２００のアドレスｂ’００００
００００１０’にあたり、アドレスｘ’４０３’は、デ
ータメモリ２０２のアドレスｂ’００００００００１
１’にあたる。

【００７３】まず、アドレス生成回路２１０は、第１の
アドレスバス１２０にアドレス信号としてｘ’００２’
を、第２のアドレスバス１２２にアドレス信号として
ｘ’４０３’を、さらに、第３のアドレスバス２２０に
アドレス信号としてｘ’８０５’を出力する。

【００７４】このとき、第１の上位ビット線１４０に出
力される信号は、第１のアドレスバス１２０に出力され
るアドレス信号の上位２ビットであるので、ｂ’００’
となり、第１の下位ビット線１３０に出力される信号
は、第１のアドレスバス１２０に出力されるアドレス信
号の下位１０ビットであるので、ｂ’００００００００
１０’となる。また、第２の上位ビット線１４２に出力
される信号は、第２のアドレスバス１２２に出力される
アドレス信号の上位２ビットであるので、ｂ’０１’と
なり、第２の下位ビット線１３２に出力される信号は、
第２のアドレスバス１２２に出力されるアドレス信号の
下位１０ビットであるので、ｂ’００００００００１
１’となる。さらに、第３の上位ビット線２４０に出力
される信号は、第３のアドレスバス２２０に出力される
アドレス信号の上位２ビットであるので、ｂ’１０’と
なり、第３の下位ビット線２３０に出力される信号は、
第３のアドレスバス２２０に出力されるアドレス信号の
下位１０ビットであるので、ｂ’０００００００１０
１’となる。

【００７５】また同時に、図２には示されていない命令
解読手段から制御回路２８１へ、制御信号線１７０を通
して第１の読み出し制御信号が、制御信号線１７２を通
して第２の読み出し制御信号が、さらに、制御信号線２
７０を通して書き込み制御信号がそれぞれ出力される。

【００７６】制御回路２８１は、第１の読み出し制御信
号および第２の読み出し制御信号が共に入力されたの
で、第１の上位ビット線１４０および第２の上位ビット
線１４２から入力される信号の値により、表１（ａ）お
よび（ｂ）に従って選択信号およびリード信号を出力す
る。さらに、書き込み制御信号が入力されたので、第３
の上位ビット線２４０から入力される信号の値により、
表２に従って選択信号およびライト信号を出力する。す
なわち、選択信号線１６０には選択信号として”０”を
出力し、選択信号線１６２には選択信号として”１”を
出力し、選択信号線１６４には選択信号として”２”を
出力する。リード信号線１８０および１８２にはリード
信号として”１”を出力し、リード信号線１８４および
１８６にはリード信号として”０”を出力する。また、
ライト信号線２８４にはライト信号として”１”を出力
し、ライト信号線２８０、２８２および２８６にはライ
ト信号として”０”を出力する。

【００７７】リード信号線１８０を通してリード信号”
１”が入力されたデータメモリ２００は、マルチプレク
サ２５０を介してアドレス信号の下位１０ビットの信号
を入力する。マルチプレクサ２５０は、選択信号線１６
０を通して選択信号”０”が入力されているので、第１
の下位ビット線１３０を選択して信号を入力し、データ
メモリ２００に出力する。この信号すなわちｂ’０００
０００００１０’が入力されたデータメモリ２００は、
アドレスｂ’００００００００１０’に格納されている
データを読み出し、選択信号線１６０を通して選択信
号”０”が入力されているので、第１のデータバス１９
０を選択してこのデータを出力する。

【００７８】また、リード信号線１８２を通してリード
信号”１”が入力されたデータメモリ２０２は、マルチ
プレクサ２５２を介してアドレス信号の下位１０ビット
の信号を入力する。マルチプレクサ２５２は、選択信号
線１６２を通して選択信号”１”が入力されているの
で、第２の下位ビット線１３２を選択して信号を入力
し、データメモリ２０２に出力する。この信号すなわち
ｂ’００００００００１１’が入力されたデータメモリ
２０２は、アドレスｂ’００００００００１１’に格納
されているデータを読み出し、選択信号線１６２を通し
て選択信号”１”が入力されているので、第２のデータ
バス１９２を選択してこのデータを出力する。

【００７９】さらに、ライト信号線２８４を通してライ
ト信号”１”が入力されたデータメモリ２０４は、マル
チプレクサ２５４を介してアドレス信号の下位１０ビッ
トの信号を入力する。マルチプレクサ２５４は、選択信
号線１６４を通して選択信号”２”が入力されているの
で、第３の下位ビット線２３０を選択して信号を入力
し、データメモリ２０４に出力する。この信号すなわち
ｂ’０００００００１０１’が入力されたデータメモリ
２０４は、選択信号線１６４を通して選択信号”２”が
入力されているので、第３のデータバス２９０を選択し
てレジスタから出力されているデータを入力し、そのデ
ータをアドレスｂ’０００００００１０１’に格納す
る。

【００８０】すなわち、アドレスｘ’００２’のデータ
が第１のデータバス１９０に、アドレスｘ’４０３’の
データが第２のデータバス１９２に、それぞれ出力さ
れ、同時に第３のデータバス２９０から入力されたデー
タがアドレスｘ’８０５’に格納されたことになる。

【００８１】演算回路１９４は、第１のデータバス１９
０および第２のデータバス１９２からデータを入力して
演算を行い、その演算結果をレジスタ１９６に格納す
る。

【００８２】以上の動作により、前の演算結果をアドレ
スｘ’８０５’に格納すると同時にアドレスｘ’００
２’とアドレスｘ’４０３’とに格納されたデータの演
算が行われる。

【００８３】すなわち、本発明の第２の実施例に係るメ
モリ装置によると、データメモリに格納された２つのデ
ータに対する演算と前の演算結果の格納とを、１ステッ
プのメモリアクセスにより実行することができる。

【００８４】また、データ書き込み機能が付加されたメ
モリ装置としては、図２のようにデータ書き込み用アド
レスバスを付加するのではなく、アドレスバスをデータ
読み書き兼用としたメモリ装置も実現可能である。

【００８５】図３は、このようなメモリ装置の構成図で
ある。基本的な構成および動作は、図１および図２に示
したメモリ装置と同様である。第１のアドレスバス１２
０および第２のアドレスバス１２２が、データ読み書き
兼用のアドレスバスとなっており、また、第２の書き込
み制御信号を転送する制御信号線２７２が、制御回路２
８１にあらたに接続されている。

【００８６】制御信号線２７０を通して第１の書き込み
制御信号が入力されたときは、第１のアドレスバス１２
０に出力されているアドレス信号に従ってデータをメモ
リに書き込む。制御信号線２７２を通して第２の書き込
み制御信号が入力されたときは、第２のアドレスバス１
２２に出力されているアドレス信号に従ってデータをメ
モリに書き込む。このような動作により、データ書き込
み機能が実現される。

【００８７】（第３の実施例）ディジタル信号処理で多
用されるフィルタ演算において、次式に示すような処理
がよく行われる。

【００８８】Ａ´（ｎ）＝Ａ（ｎ−１）＋α×Ｂ（ｎ）
（ｎ＝１，２，…，Ｎ） ここで、Ａ´（ｎ）、Ａ（ｎ）およびＢ（ｎ）は配列デ
ータ、αは定数係数である。データ数Ｎは、通常、数百
程度の値となる。

【００８９】上式に示すフィルタ演算をＤＳＰで処理す
る場合、配列データＡ（ｎ−１）およびＢ（ｎ）をメモ
リ装置から読み出し、演算装置において演算を行い、演
算結果Ａ´（ｎ）をメモリ装置に書き込むという動作を
数百回行うことが必要となる。効率的な処理を実現する
ためには、２つのデータの読み出しと１つのデータの書
き込みとを１ステップのメモリアクセスで実行できるこ
とが望ましい。そのためには、図２に示したメモリ装置
のように、アドレスバス、上位のビット線、下位のビッ
ト線などのアドレス指定手段が、３系統必要となる。

【００９０】アドレスバスは、１系統あたり十数本のビ
ット線で構成される。また、下位のビット線は多数のマ
ルチプレクサに接続する必要がある。そのため、アドレ
ス指定手段に要するハードウェア量は多く、装置の小型
化などにおいては大きな問題となる。また、アドレスバ
スは信号の変化により常時電圧が変化するので、アドレ
スバスを多数持つ構造は消費電流の増加につながり、携
帯電話などの電池駆動の機器に内蔵するのには適さな
い。したがって、アドレス指定手段の数はできるだけ削
減しなければならない。

【００９１】本発明では、メモリ装置にフラグ保持手段
を備えることにより、フィルタ演算の効率的な処理を、
より少ないアドレス指定手段で実現している。ここでは
まず、第３の実施例として、フラグ保持手段を備えてお
りアドレス指定手段が１系統である簡単なメモリ装置に
ついて説明する。

【００９２】図４は、本発明の第３の実施例に係るメモ
リ装置の構成図である。

【００９３】図４において、３００は第１のデータメモ
リ、３０２は第２のデータメモリ、３１０はアドレス生
成手段としてのアドレス生成回路、３２０はアドレスバ
ス、３３０はアドレスバス３２０のうち下位１０ビット
の信号を転送する下位ビット線、３４０はアドレス３２
０のうち上位２ビットの信号を転送する上位ビット線、
３７０は読み出し制御信号を転送する制御信号線、３７
２は書き込み制御信号を転送する制御信号線、３７８は
フラグ保持手段としてのフラグ、３８１は制御手段とし
ての制御回路、３８０および３８２はリード信号を転送
するリード信号線、３８５および３８７はライト信号を
転送するライト信号線、３９０は第１のデータバス、３
９２は第２のデータバスである。

【００９４】データメモリ３００および３０２は、それ
ぞれ１ｋ（＝２¹⁰＝１０２４）ワードの記憶容量を持っ
ている。記憶領域を示すアドレスデータは１２ビットで
あり、データメモリ３００にはアドレスｘ’０００’か
らアドレスｘ’３ＦＦ’までが割り当てられ、データメ
モリ３０２にはアドレスｘ’４００’からアドレスｘ’
７ＦＦ’までが割り当てられている。

【００９５】アドレス生成回路３１０は、１２ビットの
アドレス信号をアドレスバス３２０に出力する。１２ビ
ットのうち上位２ビットがデータメモリを選択するのに
用いられ、下位１０ビットが選択されたデータメモリ内
のアドレスを指示するのに用いられる。下位ビット線３
３０は、第１のデータメモリ３００および第２のデータ
メモリ３０２に接続されており、上位ビット線３４０
は、制御回路３８１に接続されている。

【００９６】制御回路３８１は、制御信号線３７０を通
して読み出し制御信号が入力されたとき、上位ビット線
３４０から信号を入力し、その値を基にリード信号を出
力する。信号の値がｂ’００’のときは、リード信号線
３８０に”１”を、リード信号線３８２に”０”を出力
し、信号の値がｂ’０１’のときは、リード信号線３８
０に”０”を、リード信号線３８２に”１”を出力す
る。制御信号線３７２を通して書き込み制御信号が入力
されたとき、上位ビット線３４０から信号を入力し、そ
の値を基にライト信号を出力する。信号の値がｂ’０
０’のときは、ライト信号線３８５に”１”を、ライト
信号線３８７に”０”を出力し、信号の値がｂ’０１’
のときは、ライト信号線３８５に”０”を、ライト信号
線３８７に”１”を出力する。

【００９７】また、読み出し制御信号と書き込み制御信
号とが共に入力されたとき、制御回路３８１は、上位ビ
ット線３４０から信号を入力し、その値がｂ’００’ま
たはｂ’０１’ならば、フラグ３７８が持つフラグ情報
に従って制御を行う。

【００９８】フラグ３７８は、第１のデータメモリから
データを出力し第２のデータメモリにデータを入力する
動作を指示する場合には”０”を、第１のデータメモリ
にデータを入力し第２のデータメモリからデータを出力
する動作を指示する場合には”１”を、フラグ情報とし
て保持している。

【００９９】フラグ情報の設定は、制御回路３８１に制
御信号が入力される前に行われる。図５は、フラグ情報
の設定方法の例を示している。図５（ａ）はライト信号
の指示に従ってデータバスからフラグ情報を設定する方
法、図５（ｂ）はセット信号とリセット信号とを用いて
フラグ情報を設定する方法である。

【０１００】したがって、フラグ情報が”０”であれ
ば、リード信号線３８０およびライト信号線３８７に”
１”を出力し、リード信号線３８２およびライト信号線
３８５に”０”を出力する。フラグ情報が”１”であれ
ば、リード信号線３８２およびライト信号３８５に”
１”を出力し、リード信号線３８０およびライト信号線
３８７に”０”を出力する。

【０１０１】第１のデータメモリ３００は、制御回路３
８１から入力されたリード信号が”１”のときは、下位
ビット線３３０からアドレス信号の下位１０ビットの信
号を入力し、該信号が示すアドレスからデータを読み出
して第１のデータバス３９０に出力する。また、制御回
路３８１から入力されたライト信号が”１”のときは、
第１のデータバス３９０からデータを入力し、下位ビッ
ト線３３０から入力したアドレス信号の下位１０ビット
の信号が示すアドレスに、入力したデータを書き込む。

【０１０２】第２のデータメモリ３００は、制御回路３
８１から入力されたリード信号が”１”のときは、下位
ビット線３３０からアドレス信号の下位１０ビットの信
号を入力し、該信号が示すアドレスからデータを読み出
して第２のデータバス３９２に出力する。また、制御回
路３８１から入力されたライト信号が”１”のときは、
第２のデータバス３９２からデータを入力し、下位ビッ
ト線３３０から入力したアドレス信号の下位１０ビット
の信号が示すアドレスに、入力したデータを書き込む。

【０１０３】以上のように構成されたメモリ装置におい
て、その動作を説明する。

【０１０４】ここでは、アドレスｘ’００２’からデー
タを読み出すと同時に、アドレスｘ’４０２’にデータ
を書き込む場合を例にとって説明する。

【０１０５】本メモリ装置において、アドレスｘ’００
２’はデータメモリ３００のアドレスｂ’００００００
００１０’にあたり、アドレスｘ’４０２’はデータメ
モリ３０２のアドレスｂ’００００００００１０’にあ
たる。すなわちデータメモリ内のアドレスを示す下位１
０ビットの信号は、共通である。

【０１０６】まず、フラグ３７８にフラグ情報として”
０”を設定する。

【０１０７】アドレス生成回路３１０はアドレスバス３
２０にｘ’００２’を出力する。このとき、上位ビット
線３４０に出力される信号は、アドレスバス３２０に出
力されるアドレス信号の上位２ビットであるのでｂ’０
０’となり、下位ビット線３３０に出力される信号は、
アドレスバス３２０に出力されるアドレス信号の下位１
０ビットであるのでｂ’００００００００１０’とな
る。

【０１０８】また同時に、図４には示されていない命令
解読手段から制御回路３８１へ、制御信号線３７０を通
して読み出し制御信号が、制御信号線３７２を通して書
き込み制御信号がそれぞれ出力される。

【０１０９】制御回路３８１は、読み出し制御信号およ
び書き込み制御信号が共に入力され、しかも上位ビット
線３４０から入力された信号の値がｂ’００’であるの
で、フラグ３７８からフラグ情報を入力してその値に基
づき制御を行う。いま、フラグ情報の値が”０”である
ので、リード信号線３８０およびライト信号線３８７
に”１”を出力し、リード信号線３８２およびライト信
号線３８５に”０”を出力する。

【０１１０】データメモリ３００は、リード信号線３８
０を通してリード信号”１”が入力されたので、下位ビ
ット線３３０からアドレス信号の下位１０ビットの信号
を入力し、この信号が示すアドレスすなわちアドレス
ｂ’００００００００１０’のデータを読み出して第１
のデータバス３９０に出力する。

【０１１１】データメモリ３０２は、ライト信号線３８
７を通してライト信号”１”が入力されたので、第２の
データバス３９２からデータを入力し、下位ビット線３
３０から入力したアドレス信号の下位１０ビットの信号
が示すアドレスすなわちアドレスｂ’００００００００
１０’に、入力したデータを書き込む。

【０１１２】以上の動作により、アドレスｘ’００２’
のデータが第１のデータバス３９０に出力されると共
に、第２のデータバス３９２のデータがアドレスｘ’４
０２’に格納されたことになる。

【０１１３】すなわち、本発明の第３の実施例に係るメ
モリ装置によると、アドレスバスが１系統しかないにも
かかわらず、データの読み出しと書き込みとを、１ステ
ップのメモリアクセスにより実行することができる。

【０１１４】（第４の実施例）第４の実施例は、図３に
示したメモリ装置に、第３の実施例で説明したフラグ情
報の機能を付加したものである。

【０１１５】図６は、本発明の第４の実施例に係るメモ
リ装置の構成図である。

【０１１６】図６において、１２０は第１のアドレスバ
ス、１２２は第２のアドレスバス、１３０は第１の下位
ビット線、１３２は第２の下位ビット線、１４０は第１
の上位ビット線、１４２は第２の上位ビット線、１６
０、１６２、１６４および１６６は選択信号を転送する
選択信号線、１８０、１８２、１８４および１８６はリ
ード信号を転送するリード信号線、１９０は第１のデー
タバス、１９２は第２のデータバス、１９４は演算回
路、１９６はレジスタ、２００、２０２、２０４および
２０６はデータメモリ、２５０、２５２、２５４および
２５６は選択手段としてのマルチプレクサ、２８０、２
８２、２８４および２８６はライト信号を転送するライ
ト信号線、２９０は第３のデータバス、４１０はアドレ
ス生成手段としてのアドレス生成回路、４７０は第１の
読み出し制御信号を転送する制御信号線、４７２は第２
の読み出し制御信号を転送する制御信号線、４７５は第
１の書き込み制御信号を転送する制御信号線、４７７は
第２の書き込み制御信号を転送する制御信号線、４７８
は第１のフラグ、４７９は第２のフラグ、４８１は制御
手段としての制御回路である。第１のフラグ４７８およ
び第２のフラグ４７９によってフラグ保持手段が構成さ
れている。また、データメモリ２００とマルチプレクサ
２５０とによって１つのメモリバンクが構成され、デー
タメモリ２０２とマルチプレクサ２５２とによって１つ
のメモリバンクが構成され、この２つのメモリバンクに
よって第１のメモリバンク群が構成されている。データ
メモリ２０４とマルチプレクサ２５４によって１つのメ
モリバンクが構成され、データメモリ２０６とマルチプ
レクサ２５６とによって１つのメモリバンクが構成さ
れ、この２つのメモリバンクによって第２のメモリバン
ク群が構成されている。

【０１１７】データメモリ２００、２０２、２０４およ
び２０６は、それぞれ１ｋ（＝２¹⁰＝１０２４）ワード
の記憶容量を持っている。本実施例に係るメモリ装置は
４つのデータメモリを保持しているので、全体の記憶容
量は４ｋ（＝４×２¹⁰＝２¹²＝４０９６）ワードとな
る。したがって、記憶領域を示すアドレスデータは１２
ビットであり、データメモリ２００にはアドレスｘ’０
００’からアドレスｘ’３ＦＦ’までが割り当てられ、
データメモリ２０２にはアドレスｘ’４００’からアド
レスｘ’７ＦＦ’までが割り当てられ、データメモリ２
０４にはアドレスｘ’８００’からアドレスｘ’ＢＦ
Ｆ’までが割り当てられ、データメモリ２０６にはアド
レスｘ’Ｃ００’からアドレスｘ’ＦＦＦ’までが割り
当てられている。

【０１１８】アドレス生成回路４１０は、１２ビットの
アドレス信号を第１のアドレスバス１２０および第２の
アドレスバス１２２に出力する。１２ビットのうち上位
２ビットがデータメモリを選択するのに用いられ、下位
１０ビットが選択されたデータメモリ内のアドレスを指
示するのに用いられる。第１の下位ビット線１３０およ
び第２の下位ビット線１３２は、マルチプレクサ２５
０、２５２、２５４および２５６に接続されている。ま
た、第１の上位ビット線１４０および第２の上位ビット
線１４２は、制御回路４８１に接続されている。

【０１１９】第１のフラグ４７８は、第１のメモリバン
ク群に関するフラグ情報を保持しており、第２のフラグ
４７９は、第２のメモリバンク群に関するフラグ情報を
保持している。第１のフラグ４７８および第２のフラグ
４７９は、制御回路４８１に接続されている。

【０１２０】制御回路４８１は、制御信号線４７０を通
して第１の読み出し制御信号が入力され且つ制御信号線
４７５を通して第１の書き込み制御信号が入力されなか
ったときは、第１の上位ビット線１４０から信号を入力
し、その値を基に表１（ａ）に従ってリード信号および
選択信号を出力する。制御信号線４７２を通して第２の
読み出し制御信号が入力され且つ制御信号線４７７を通
して第２の書き込み制御信号が入力されなかったとき
は、第２の上位ビット線１４２から信号を入力し、その
値を基に表１（ｂ）に従ってリード信号および選択信号
を出力する。

【０１２１】また、第１の読み出し制御信号が入力され
ず且つ第１の書き込み制御信号が入力されたときは、第
１の上位ビット線１４０から信号を入力し、その値を基
に表３（ａ）に従ってライト信号および選択信号を出力
する。第２の読み出し制御信号が入力されず且つ第２の
書き込み制御信号が入力されたときは、第２の上位ビッ
ト線１４２から信号を入力し、その値を基に表３（ｂ）
に従ってライト信号および選択信号を出力する。

【０１２２】さらに、第１の読み出し制御信号と第１の
書き込み制御信号とが共に入力された場合は、第１の上
位ビット線１４０から信号を入力し、この信号の値が
ｂ’００’またはｂ’０１’のときは第１のフラグ４７
８から第１のメモリバンク群に関するフラグ情報を入力
し、表４（ａ）に従ってリード信号、ライト信号および
選択信号を出力する。第１の上位ビット線１４０から入
力した信号の値がｂ’１０’またはｂ’１１’のときは
第２のフラグ４７９から第２のメモリバンク群に関する
フラグ情報を入力し、表４（ｂ）に従ってリード信号、
ライト信号および選択信号を出力する。

【０１２３】また、第２の読み出し制御信号と第２の書
き込み制御信号とが共に入力された場合は、第２の上位
ビット線１４２から信号を入力し、この信号の値がｂ’
００’またはｂ’０１’のときは第１のフラグ４７８か
ら第１のメモリバンク群に関するフラグ情報を入力し、
表５（ａ）に従ってリード信号、ライト信号および選択
信号を出力する。第２の上位ビット線１４２から入力し
た信号の値がｂ’１０’またはｂ’１１’のときは第２
のフラグ４７９から第２のメモリバンク群に関するフラ
グ情報を入力し、表５（ｂ）に従ってリード信号、ライ
ト信号および選択信号を出力する。

【０１２４】

【表３】

【０１２５】

【表４】

【０１２６】

【表５】

【０１２７】このとき、各マルチプレクサは、制御回路
４８１から入力された選択信号が”０”のときは第１の
下位ビット線１３０から信号を入力して、接続されてい
るデータメモリに出力し、制御回路４８１から入力され
た選択信号が”１”のときは第２の下位ビット線１３２
から信号を入力して、接続されているデータメモリに出
力する。

【０１２８】各データメモリは、制御回路４８１から入
力されたリード信号が”１”のときは、接続されている
マルチプレクサを介してアドレス信号の下位１０ビット
の信号を入力し、該信号が示すアドレスのデータを読み
出して第１のデータバス１９０または第２のデータバス
１９２に出力する。制御回路４８１から入力された選択
信号が”０”のときは第１のデータバス１９０にデータ
を出力し、制御回路４８１から入力された選択信号が”
１”のときは第２のデータバス１９２にデータを出力す
る。

【０１２９】また、制御回路４８１から入力されたライ
ト信号が”１”のときは、第３のデータバス２９０から
データを入力し、接続されているマルチプレクサを介し
て入力したアドレス信号の下位１０ビットの信号が示す
アドレスに、入力したデータを書き込む。

【０１３０】演算回路１９４は、第１のデータバス１９
０および第２のデータバス１９２からデータを入力して
演算を行う。レジスタ１９６は、演算回路１９４が出力
する演算結果のデータを一旦保持し、第３のデータバス
２９０に出力する。

【０１３１】以上のように構成されたメモリ装置におい
て、その動作を説明する。ここでは、次式に示すような
フィルタ演算処理を行う場合を例にとる。

【０１３２】 Ａ´（ｎ）＝Ａ（ｎ−１）＋α×Ｂ（ｎ）（ｎ＝１、２、３、…）…（１） Ａ´（ｎ）、Ａ（ｎ）およびＢ（ｎ）は配列データ、α
は定数係数である。図７（ａ）は、演算実行前のデータ
メモリの内容を示している。配列データＡ（ｎ）はデー
タメモリ２００に、配列データＢ（ｎ）はデータメモリ
２０４に、すでに格納されている。また、定数係数αは
演算回路１９４内部のレジスタが保持しているものとす
る。

【０１３３】ｎ＝１のとき、式（１）は次式のようにな
る。

【０１３４】 Ａ´（１）＝Ａ（０）＋α×Ｂ（１） …（２） このとき、以下のような動作が行われる。アドレスｘ’
０００’からデータＡ（０）が読み出され、第１のデー
タバス１９０に出力される。アドレスｘ’８０１’から
データＢ（１）が読み出され、第２のデータバス１９２
に出力される。演算回路１９４は、第１のデータバス１
９０から入力したデータＡ（０）、第２のデータバス１
９２から入力したデータＢ（１）および内部のレジスタ
が保持する定数係数αにより、式（２）の演算を行い、
演算結果Ａ´（１）をレジスタ１９６に出力する。

【０１３５】ｎ＝２のとき、式（１）は次式のようにな
る。

【０１３６】 Ａ´（２）＝Ａ（１）＋α×Ｂ（２） …（３） このとき、以下のような動作が行われる。アドレスｘ’
００１’からデータＡ（１）が読み出され、第１のデー
タバス１９０に出力される。アドレスｘ’８０２’から
データＢ（２）が読み出され、第２のデータバス１９２
に出力される。また、レジスタ１９６が保持するデータ
Ａ´（１）は第３のデータバス２９０を経由してアドレ
スｘ’４０１’に書き込まれる。演算回路１９４は、第
１のデータバス１９０から入力したデータＡ（１）、第
２のデータバス１９２から入力したデータＢ（２）およ
び内部のレジスタが保持する定数係数αにより、式
（２）の演算を行い、演算結果Ａ´（２）をレジスタ１
９６に出力する。

【０１３７】式（３）の演算を行う場合の動作をさらに
詳細に説明する。

【０１３８】本実施例に係るメモリ装置において、アド
レスｘ’００１’はデータメモリ２００のアドレスｂ’
０００００００００１’にあたり、アドレスｘ’８０
２’はデータメモリ２０４のアドレスｂ’００００００
００１０’にあたり、アドレスｘ’４０１’はデータメ
モリ２０２のアドレスｂ’０００００００００１’にあ
たる。すなわち、データＡ（１）が格納されているアド
レスとデータＡ´（１）を書き込むアドレスとは、デー
タメモリ内部のアドレスを示す下位１０ビットが共通で
ある。

【０１３９】まず、第１のフラグ４７８にフラグ情報と
して”０”を設定する。

【０１４０】次に、アドレス生成回路４１０は、第１の
アドレスバス１２０にアドレス信号としてｘ’００１’
を、第２のアドレスバス１２２にアドレス信号として
ｘ’８０２’を出力する。

【０１４１】このとき、第１の上位ビット線１４０に出
力される信号は、第１のアドレスバス１２０に出力され
るアドレス信号の上位２ビットであるので、ｂ’００’
となり、第１の下位ビット線１３０に出力される信号
は、第１のアドレスバス１２０に出力されるアドレス信
号の下位１０ビットであるので、ｂ’００００００００
０１’となる。また、第２の上位ビット線１４２に出力
される信号は、第２のアドレスバス１２２に出力される
アドレス信号の上位２ビットであるので、ｂ’１０’と
なり、第２の下位ビット線１３０に出力される信号は、
第２のアドレスバス１２２に出力されるアドレス信号の
下位１０ビットであるので、ｂ’００００００００１
０’となる。

【０１４２】また同時に、図６には示されていない命令
解読手段から制御回路４８１へ、制御信号線４７０を通
して第１の読み出し制御信号が、制御信号線４７２を通
して第２の読み出し制御信号が、制御信号線４７５を通
して第１の書き込み制御信号がそれぞれ入力される。第
２の書き込み制御信号は入力されない。

【０１４３】制御回路４８１は、第１の読み出し制御信
号と第１の書き込み制御信号とが共に入力されたので、
第１の上位ビット線１４０から信号を入力し、この信号
がｂ’００’なので、第１のフラグ４７８から第１のメ
モリバンク群に関するフラグ情報を入力する。このフラ
グ情報が”０”なので、表４（ａ）に従って、リード信
号線１８０およびライト信号線２８２に”１”を、リー
ド信号線１８２およびライト信号線２８０に”０”を出
力し、選択信号線１６０および１６２に”０”を出力す
る。

【０１４４】また、第２の読み出し制御信号が入力され
且つ第２の書き込み制御信号が入力されなかったので、
第２の上位ビット線１４２から信号を入力し、この信号
がｂ’１０’なので、表１（ｂ）に従って、リード信号
線１８４に”１”を出力し、選択信号線１６４に”１”
を出力する。

【０１４５】データメモリ２００は、リード信号線１８
０を通してリード信号”１”が入力されたので、マルチ
プレクサ２５０を介してアドレス信号の下位１０ビット
の信号を入力する。マルチプレクサ２５０は、選択信号
線１６０を通して選択信号”０”が入力されているの
で、第１の下位ビット線１３０を選択して信号を入力
し、データメモリ２００に出力する。この信号すなわち
ｂ’０００００００００１’を入力したデータメモリ２
００は、アドレスｂ’０００００００００１’に格納さ
れているデータを読み出し、選択信号線１６０を通して
選択信号”０”が入力されているので第１のデータバス
１９０を選択して、このデータを出力する。

【０１４６】データメモリ２０２は、ライト信号線２８
２を通してライト信号”１”が入力されたので、マルチ
プレクサ２５２を介してアドレス信号の下位１０ビット
の信号を入力する。マルチプレクサ２５２は、選択信号
線１６２を通して選択信号”０”が入力されているの
で、第１の下位ビット線１３０を選択して信号を入力
し、データメモリ２０２に出力する。この信号すなわち
ｂ’０００００００００１’を入力したデータメモリ２
０２は、第３のデータバスからデータを入力して、この
データをアドレスｂ’０００００００００１’に書き込
む。

【０１４７】データメモリ２０４は、リード信号線１８
４を通してリード信号”１”が入力されたので、マルチ
プレクサ２５４を介してアドレス信号の下位１０ビット
の信号を入力する。マルチプレクサ２５４は、選択信号
線１６４を通して選択信号”１”が入力されているの
で、第２の下位ビット線１３２を選択して信号を入力
し、データメモリ２０４に出力する。この信号すなわち
ｂ’００００００００１０’を入力したデータメモリ２
０４は、アドレスｂ’００００００００１０’に格納さ
れているデータを読み出し、選択信号線１６４を通して
選択信号”１”が入力されているので第２のデータバス
１９２を選択して、このデータを出力する。

【０１４８】すなわち、アドレスｘ’００１’のデータ
Ａ（１）が第１のデータバス１９０に、アドレスｘ’８
０２’のデータＢ（２）が第２のデータバス１９２に、
それぞれ出力され、それと同時に第３のデータバス２９
０から入力されたデータＡ´（１）がアドレスｘ’４０
１’に格納されたことになる。

【０１４９】演算回路１９４は、第１のデータバス１９
０から入力したデータＡ（１）、第２のデータバス１９
２から入力したデータＢ（２）および内部のレジスタが
保持する定数係数αにより式（３）の演算を行い、演算
結果Ａ´（２）をレジスタ１９６に出力する。

【０１５０】ｎ＝３以降も、ｎ＝２のときと同様に演算
が行われる。図７（ｂ）は、演算実行後のデータメモリ
の内容を示している。演算結果である配列データＡ´
（ｎ）がデータメモリ２０２に格納されている。

【０１５１】図８は、本発明の第４の実施例に係るメモ
リ装置において、式（１）で示すようなフィルタ演算処
理を実行する時のタイミングチャートである。配列デー
タＡ（ｎ−１）およびＢ（ｎ）をメモリから読み出す動
作と、１つ前の演算結果Ａ´（ｎ−１）をメモリに書き
込む動作とが１ステップで実現されている。

【０１５２】以上説明したように、本発明の第４の実施
例に係るメモリ装置によると、２系統のアドレス指定手
段で、２つのデータの読み出しと１つのデータの書き込
みとを、１ステップのメモリアクセスにより実行するこ
とができる。

【０１５３】なお、第１、第２および第４の実施例にお
いて、データメモリの個数が４つであるメモリ装置につ
いて説明したが、本発明はこれに限るものではなく、ア
ドレスデータのビット数を適宜設定することにより、任
意の個数のデータメモリを備えたメモリ装置が実現可能
である。

【０１５４】また、データメモリの記憶容量は１ｋワー
ドに限るものではなく、また、データメモリの記憶容量
は、すべて等しい必要はなく、異なる記憶容量を持つデ
ータメモリから構成されていてもかまわない。

【０１５５】

【発明の効果】以上説明したように、請求項１の発明に
係るメモリ装置および請求項７の発明に係るメモリアク
セス方法によると、２つのデータの読み出しを１ステッ
プで実行することができるので、ディジタル信号処理に
要する処理時間を大幅に短縮することができる。また、
複数のメモリバンクを利用しているため、様々なアプリ
ケーションにおいて最適なメモリ配置を実現することが
でき、しかも、メモリバンクを増やしてもアドレスバス
およびデータバスはそれぞれ２本だけあれば良いので、
本発明を利用することにより、ハードウェア量や消費電
力の増大をまねくことなく、ＤＳＰの汎用性を高めるこ
とができる。

【０１５６】請求項２の発明に係るメモリ装置および請
求項８の発明に係るメモリアクセス方法によると、２つ
のメモリアクセスを１ステップで実行することができる
ので、ディジタル信号処理に要する処理時間を大幅に短
縮することができる。また、複数のメモリバンクを利用
しているため、様々なアプリケーションにおいて最適な
メモリ配置を実現することができ、しかも、メモリバン
クを増やしてもアドレスバスは２本だけ、データバスは
３本だけあれば良いので、本発明を利用することによ
り、ハードウェア量や消費電力の増大をまねくことな
く、ＤＳＰの汎用性を高めることができる。

【０１５７】請求項３の発明に係るメモリ装置および請
求項９の発明に係るメモリアクセス方法によると、２つ
のデータの読み出しと１つのデータの書き込みとを１ス
テップで実行することができるので、ディジタル信号処
理に要する処理時間を大幅に短縮することができる。ま
た、複数のメモリバンクを利用しているため、様々なア
プリケーションにおいて最適なメモリ配置を実現するこ
とができ、しかも、メモリバンクを増やしてもアドレス
バスおよびデータバスはそれぞれ３本だけあれば良いの
で、本発明を利用することにより、ハードウェア量や消
費電力の増大をまねくことなく、ＤＳＰの汎用性を高め
ることができる。

【０１５８】請求項４の発明に係るメモリ装置および請
求項１０の発明に係るメモリアクセス方法によると、１
つのデータの読み出しと１つのデータの書き込みとを１
つのアドレス指定により実行することができるので、ア
ドレスバスの数を削減することができ、ハードウェア量
や消費電力を抑制することが可能になる。また、１つの
データの読み出しと１つのデータの書き込みとを１ステ
ップで実行することができるので、ディジタル信号処理
に要する処理時間を大幅に短縮することができる。

【０１５９】請求項５の発明に係るメモリ装置および請
求項１１の発明に係るメモリアクセス方法によると、２
つのデータの読み出しと１つのデータの書き込みとを１
ステップで実行することができるので、ディジタル信号
処理に要する処理時間を大幅に短縮することができる。
また、複数のメモリバンクを利用しているため、様々な
アプリケーションにおいて最適なメモリ配置を実現する
ことができ、しかも、メモリバンクを増やしてもアドレ
スバスは２本だけ、データバスは３本だけあれば良いの
で、本発明を利用することにより、ハードウェア量や消
費電力の増大をまねくことなく、ＤＳＰの汎用性を高め
ることができる。

【０１６０】請求項６の発明に係るメモリ装置による
と、請求項１〜３および５の発明に係るメモリ装置を、
よりコンパクトに実現することができる。

【０１６１】請求項１２の発明に係るメモリアクセス方
法によると、請求項７〜９および１１の発明に係るメモ
リアクセス方法を、より簡易に実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るメモリ装置の構成
図である。

【図２】本発明の第２の実施例に係るメモリ装置の構成
図である。

【図３】本発明の第２の実施例に係るメモリ装置の構成
図である。

【図４】本発明の第３の実施例に係るメモリ装置の構成
図である。

【図５】フラグ情報の設定方法を示す図である。

【図６】本発明の第４の実施例に係るメモリ装置の構成
図である。

【図７】本発明の第４の実施例に係るメモリ装置のデー
タメモリの内容を示す図であり、（ａ）は演算処理の実
行前、（ｂ）は演算処理の実行後である。

【図８】本発明の第４の実施例に係るメモリ装置におけ
る演算処理実行時の、タイミングチャートである。

【図９】従来のメモリ装置の構成図である。

【図１０】従来のメモリ装置の構成図である。

【符号の説明】

１００、１０２、１０４、１０６ データメモリ １１０ アドレス生成回路 １２０ 第１のアドレスバス １２２ 第２のアドレスバス １３０ 第１の下位ビット線 １３２ 第２の下位ビット線 １４０ 第１の上位ビット線 １４２ 第２の上位ビット線 １５０、１５２、１５４、１５６ マルチプレクサ １６０、１６２、１６４、１６６ 選択信号線 １７０、１７２ 制御信号線 １８０、１８２、１８４、１８６ リード信号線 １８１ 制御回路 １９０ 第１のデータバス １９２ 第２のデータバス １９４ 演算回路 １９６ レジスタ ２００、２０２、２０４、２０６ データメモリ ２１０ アドレス生成回路 ２２０ 第３のアドレスバス ２３０ 第３の下位ビット線 ２４０ 第３の上位ビット線 ２５０、２５２、２５４、２５６ マルチプレクサ ２７０、２７２ 制御信号線 ２８０、２８２、２８４、２８６ ライト信号線 ２８１ 制御回路 ２９０ 第３のデータバス ３００ 第１のデータメモリ ３０２ 第２のデータメモリ ３１０ アドレス生成回路 ３２０ アドレスバス ３３０ 下位ビット線 ３４０ 上位ビット線 ３７０、３７２ 制御信号線 ３７８ フラグ ３８１ 制御回路 ３８０、３８２ リード信号線 ３８５、３８７ ライト信号線 ３９０ 第１のデータバス ３９２ 第２のデータバス ４１０ アドレス生成回路 ４７０、４７２、４７５、４７７ 制御信号線 ４７８、４７９ フラグ ４８１ 制御回路 ５００ データメモリ ５１０ アドレス生成回路 ５２０ アドレスバス ５３０ データバス ６００、６０２ データメモリ ６１０ アドレス生成回路 ６２０、６２２ アドレスバス ６３０、６３４ データバス ６３４ 演算回路 ６４０ データ転送用データバス

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データのアドレスを指示するアドレス信
   号を出力するアドレス生成手段と、 前記アドレス生成手段が出力するアドレス信号を転送す
   る第１のアドレスバスおよび第２のアドレスバスと、 前記第１のアドレスバスと前記第２のアドレスバスとに
   それぞれ接続された複数のメモリバンクと、 前記複数のメモリバンクにそれぞれ接続され、各メモリ
   バンクが出力するデータを転送する第１のデータバスお
   よび第２のデータバスと、 前記第１のアドレスバス、第２のアドレスバスおよび複
   数のメモリバンクに接続されており、(i) 外部から入力
   された第１の読み出し制御信号によりデータの読み出し
   を指示された場合は、前記第１のアドレスバスから入力
   したアドレス信号の一部のビットに基づき前記複数のメ
   モリバンクの中から１つのメモリバンクを選択すると共
   に、前記第１のアドレスバスを選択することを指示する
   第１の選択信号、前記第１のデータバスを選択すること
   を指示する第２の選択信号およびデータの読み出しを指
   示するリード信号を選択したメモリバンクに出力し、(i
   i)外部から入力された第２の読み出し制御信号によりデ
   ータの読み出しを指示された場合は、前記第２のアドレ
   スバスから入力したアドレス信号の一部のビットに基づ
   き前記複数のメモリバンクの中から１つのメモリバンク
   を選択すると共に、前記第２のアドレスバスを選択する
   ことを指示する第１の選択信号、前記第２のデータバス
   を選択することを指示する第２の選択信号およびデータ
   の読み出しを指示するリード信号を選択したメモリバン
   クに出力する制御手段とを備えており、 前記複数のメ
   モリバンクのそれぞれは、 前記制御手段から入力された第１の選択信号に従って前
   記第１のアドレスバスまたは前記第２のアドレスバスの
   いずれか一方を選択し、選択した方のアドレスバスから
   アドレス信号の残部のビットを入力して該残部のビット
   を出力する選択手段と、 複数のデータが記憶されており、前記制御手段からリー
   ド信号が入力されたとき、前記選択手段から出力された
   アドレス信号の残部のビットを入力して該残部のビット
   が示すアドレスからデータを読み出すと共に、前記制御
   手段から入力された第２の選択信号に従って前記第１の
   データバスまたは前記第２のデータバスのいずれか一方
   を選択し、選択した方のデータバスに読み出したデータ
   を出力するデータメモリとを有していることを特徴とす
   るメモリ装置。
2. 【請求項２】 前記複数のメモリバンクにそれぞれ接続
   され、各メモリバンクに入力するデータを転送する第３
   のデータバスを備え、 前記制御手段は、 (i) 外部から入力された第１の書き込み制御信号により
   データの書き込みを指示された場合は、前記第１のアド
   レスバスから入力したアドレス信号の一部のビットに基
   づき前記複数のメモリバンクの中から１つのメモリバン
   クを選択すると共に、前記第１のアドレスバスを選択す
   ることを指示する第１の選択信号およびデータの書き込
   みを指示するライト信号を選択したメモリバンクに出力
   し、(ii)外部から入力された第２の書き込み制御信号に
   よりデータの書き込みを指示された場合は、前記第２の
   アドレスバスから入力したアドレス信号の一部のビット
   に基づき前記複数のメモリバンクの中から１つのメモリ
   バンクを選択すると共に、前記第２のアドレスバスを選
   択することを指示する第１の選択信号およびデータの書
   き込みを指示するライト信号を選択したメモリバンクに
   出力する機能も有し、 前記データメモリは、 前記制御手段からライト信号が入力されたとき、前記第
   ３のデータバスからデータを入力すると共に、前記選択
   手段から出力されたアドレス信号の残部のビットを入力
   し、入力したデータを前記残部のビットが示すアドレス
   に書き込む機能も有していることを特徴とする請求項１
   に記載のメモリ装置。
3. 【請求項３】 データのアドレスを指示するアドレス信
   号を出力するアドレス生成手段と、 前記アドレス生成手段が出力するアドレス信号を転送す
   る第１のアドレスバス、第２のアドレスバスおよび第３
   のアドレスバスと、 前記第１のアドレスバス、第２のアドレスバスおよび第
   ３のアドレスバスにそれぞれ接続された複数のメモリバ
   ンクと、 前記複数のメモリバンクにそれぞれ接続され、各メモリ
   バンクが出力するデータを転送する第１のデータバスお
   よび第２のデータバスと、 前記複数のメモリバンクにそれぞれ接続され、各メモリ
   バンクに入力するデータを転送する第３のデータバス
   と、 前記第１のアドレスバス、第２のアドレスバス、第３の
   アドレスバスおよび複数のメモリバンクに接続されてお
   り、(i) 外部から入力された第１の読み出し制御信号に
   よりデータの読み出しを指示された場合は、前記第１の
   アドレスバスから入力したアドレス信号の一部のビット
   に基づき前記複数のメモリバンクの中から１つのメモリ
   バンクを選択すると共に、前記第１のアドレスバスを選
   択することを指示する第１の選択信号、前記第１のデー
   タバスを選択することを指示する第２の選択信号および
   データの読み出しを指示するリード信号を選択したメモ
   リバンクに出力し、(ii)外部から入力された第２の読み
   出し制御信号によりデータの読み出しを指示された場合
   は、前記第２のアドレスバスから入力したアドレス信号
   の一部のビットに基づき前記複数のメモリバンクの中か
   ら１つのメモリバンクを選択すると共に、前記第２のア
   ドレスバスを選択することを指示する第１の選択信号、
   前記第２のデータバスを選択することを指示する第２の
   選択信号およびデータの読み出しを指示するリード信号
   を選択したメモリバンクに出力し、(iii) 外部から入力
   された書き込み制御信号によりデータの書き込みを指示
   された場合は、前記第３のアドレスバスから入力したア
   ドレス信号の一部のビットに基づき前記複数のメモリバ
   ンクの中から１つのメモリバンクを選択すると共に、前
   記第３のアドレスバスを選択することを指示する第１の
   選択信号およびデータの書き込みを指示するライト信号
   を選択したメモリバンクに出力する制御手段とを備えて
   おり、 前記メモリバンクは、 前記制御手段から入力された第１の選択信号に従って前
   記第１のアドレスバス、第２のアドレスバスおよび第３
   のアドレスバスのうちのいずれか１つを選択し、選択し
   たアドレスバスからアドレス信号の残部のビットを入力
   して該残部のビットを出力する選択手段と、 複数のデータが記憶されており、(i) 前記制御手段から
   リード信号が入力されたとき、前記選択手段から出力さ
   れたアドレス信号の残部のビットを入力して該残部のビ
   ットが示すアドレスからデータを読み出すと共に、前記
   制御手段から入力された第２の選択信号に従って前記第
   １のデータバスまたは前記第２のデータバスのいずれか
   一方を選択し、選択した方のデータバスに読み出したデ
   ータを出力し、(ii)前記制御手段からライト信号が入力
   されたとき、前記第３のデータバスからデータを入力す
   ると共に、前記選択手段から出力されたアドレス信号の
   残部のビットを入力し、入力したデータを前記残部のビ
   ットが示すアドレスに書き込むデータメモリとを有して
   いることを特徴とするメモリ装置。
4. 【請求項４】 データのアドレスを指示するアドレス信
   号を出力するアドレス生成手段と、 前記アドレス生成手段が出力するアドレス信号を転送す
   るアドレスバスと、 前記アドレスバスに接続されており、それぞれ複数のデ
   ータが記憶されている第１のデータメモリおよび第２の
   データメモリと、 前記第１のデータメモリに接続されており、第１のデー
   タメモリが入出力するデータを転送する第１のデータバ
   スと、 前記第２のデータメモリに接続されており、第２のデー
   タメモリが入出力するデータを転送する第２のデータバ
   スと、 前記第１のデータメモリからデータを出力し且つ前記第
   ２のデータメモリにデータを入力するのか、または、前
   記第１のデータメモリにデータを入力し且つ前記第２の
   データメモリからデータを出力するのかを指示するフラ
   グ情報を保持し出力するフラグ保持手段と、 前記フラグ保持手段、第１のデータメモリおよび第２の
   データメモリに接続されており、外部から入力された読
   み出し制御信号によりデータの読み出しを指示されると
   共に外部から入力された書き込み制御信号によりデータ
   の書き込みを指示された場合は、前記フラグ保持手段か
   ら入力されたフラグ情報に基づき、前記第１のデータメ
   モリおよび前記第２のデータメモリのうちデータを出力
   する方のデータメモリにデータの読み出しを指示するリ
   ード信号を出力する一方、データを入力する方のデータ
   メモリにデータの書き込みを指示するライト信号を出力
   する制御手段とを備えており、 前記第１のデータメモリは、 前記制御手段からリード信号が入力された場合は、前記
   アドレスバスから入力したアドレス信号が示すアドレス
   からデータを読み出して前記第１のデータバスに出力
   し、前記制御手段からライト信号が入力された場合は、
   前記第１のデータバスからデータを入力して前記アドレ
   スバスから入力したアドレス信号が示すアドレスに書き
   込む機能を有しており、 前記第２のデータメモリは、 前記制御手段からリード信号が入力された場合は、前記
   アドレスバスから入力したアドレス信号が示すアドレス
   からデータを読み出して前記第２のデータバスに出力
   し、前記制御手段からライト信号が入力された場合は、
   前記第２のデータバスからデータを入力して前記アドレ
   スバスから入力したアドレス信号が示すアドレスに書き
   込む機能を有していることを特徴とするメモリ装置。
5. 【請求項５】 データのアドレスを指示するアドレス信
   号を出力するアドレス生成手段と、 前記アドレス生成手段が出力するアドレス信号を転送す
   る第１のアドレスバスおよび第２のアドレスバスと、 前記第１のアドレスバスと第２のアドレスバスとにそれ
   ぞれ接続された複数のメモリバンクよりなる複数のメモ
   リバンク群と、 該複数のメモリバンク群を構成する前記複数のメモリバ
   ンクにそれぞれ接続され、各メモリバンクが出力するデ
   ータを転送する第１のデータバスおよび第２のデータバ
   スと、 該複数のメモリバンク群を構成する前記複数のメモリバ
   ンクにそれぞれ接続され、各メモリバンクに入力するデ
   ータを転送する第３のデータバスと、 各メモリバンク群を構成する複数のメモリバンクのうち
   データを出力する第１のメモリバンクとデータを入力す
   る第２のメモリバンクとを指示するフラグ情報を各メモ
   リバンク群に対して１つずつ保持し出力するフラグ保持
   手段と、 前記第１のアドレスバス、第２のアドレスバス、フラグ
   保持手段および複数のメモリバンクに接続されており、
   (i) 外部から入力された第１の読み出し制御信号により
   データの読み出しが指示されると共に外部から入力され
   た第１の書き込み制御信号によりデータの書き込みが指
   示された場合は、前記第１のアドレスバスから入力した
   アドレス信号の一部のビットに基づき前記複数のメモリ
   バンク群の中から１つのメモリバンク群を選択し、前記
   フラグ保持手段から選択したメモリバンク群に対するフ
   ラグ情報を入力し、入力されたフラグ情報に基づき選択
   したメモリバンク群を構成する複数のメモリバンクの中
   から前記第１のメモリバンクおよび第２のメモリバンク
   を選択し、前記第１のアドレスバスを選択することを指
   示する第１の選択信号、前記第１のデータバスを選択す
   ることを指示する第２の選択信号およびデータの読み出
   しを指示するリード信号を前記第１のメモリバンクに出
   力し且つ前記第１のアドレスバスを選択することを指示
   する第１の選択信号およびデータの書き込みを指示する
   ライト信号を前記第２のメモリバンクに出力し、(ii)外
   部から入力された第２の読み出し制御信号によりデータ
   の読み出しが指示されると共に外部から入力された第２
   の書き込み制御信号によりデータの書き込みが指示され
   た場合は、前記第２のアドレスバスから入力したアドレ
   ス信号の一部のビットに基づき前記複数のメモリバンク
   群の中から１つのメモリバンク群を選択し、前記フラグ
   保持手段から選択したメモリバンク群に対するフラグ情
   報を入力し、入力されたフラグ情報に基づき選択したメ
   モリバンク群を構成する複数のメモリバンクの中から前
   記第１のメモリバンクおよび第２のメモリバンクを選択
   し、前記第２のアドレスバスを選択することを指示する
   第１の選択信号、前記第２のデータバスを選択すること
   を指示する第２の選択信号およびデータの読み出しを指
   示するリード信号を前記第１のメモリバンクに出力し且
   つ前記第２のアドレスバスを選択することを指示する第
   １の選択信号およびデータの書き込みを指示するライト
   信号を前記第２のメモリバンクに出力する制御手段とを
   備えており、 前記複数のメモリバンク群を構成する複数のメモリバン
   クのそれぞれは、 前記制御手段から入力された第１の選択信号に従って前
   記第１のアドレスバスまたは第２のアドレスバスのいず
   れか一方を選択し、選択した方のアドレスバスからアド
   レス信号の残部のビットを入力して該残部のビットを出
   力する選択手段と、 複数のデータが記憶されており、(i) 前記制御手段から
   リード信号が入力されたとき、前記選択手段から出力さ
   れたアドレス信号の残部のビットを入力して該残部のビ
   ットが示すアドレスからデータを読み出すと共に、前記
   制御手段から入力された第２の選択信号に従って前記第
   １のデータバスまたは前記第２のデータバスのいずれか
   一方を選択し、選択した方のデータバスに読み出したデ
   ータを出力し、(ii)前記制御手段からライト信号が入力
   されたとき、前記第３のデータバスからデータを入力す
   ると共に前記選択手段から出力されたアドレス信号の残
   部のビットを入力し、該残部のビットが示すアドレスに
   前記データを書き込むデータメモリとを有していること
   を特徴とするメモリ装置。
6. 【請求項６】 前記第１の選択信号の機能と前記第２の
   選択信号の機能とを１つの選択信号で実現していること
   を特徴とする請求項１〜３および５のいずれか１項に記
   載のメモリ装置。
7. 【請求項７】 データのアドレスを指示するアドレス信
   号を出力するアドレス生成工程と、 前記アドレス信号を第１のアドレスバスおよび第２のア
   ドレスバスを介して転送するアドレス信号転送工程と、 複数のメモリバンクのそれぞれから出力されるデータを
   第１のデータバスおよび第２のデータバスを介して転送
   するデータ転送工程と、 (i) 外部からの第１の読み出し制御信号がデータの読み
   出しを指示している場合は、前記第１のアドレスバスか
   らのアドレス信号の一部のビットに基づき前記複数のメ
   モリバンクの中から１つのメモリバンクを選択し、該メ
   モリバンクからのデータの読み出しを指示するリード信
   号を出力すると共に、前記第１のアドレスバスを選択す
   ることを指示する第１の選択信号および前記第１のデー
   タバスを選択することを指示する第２の選択信号を出力
   し、(ii)外部からの第２の読み出し制御信号がデータの
   読み出しを指示している場合は、前記第２のアドレスバ
   スからのアドレス信号の一部のビットに基づき前記複数
   のメモリバンクの中から１つのメモリバンクを選択し、
   該メモリバンクからのデータの読み出しを指示するリー
   ド信号を出力すると共に、前記第２のアドレスバスを選
   択することを指示する第１の選択信号および前記第２の
   データバスを選択することを指示する第２の選択信号を
   出力する制御工程と、 前記リード信号が出力されたとき、前記第１の選択信号
   に従って前記第１のアドレスバスまたは前記第２のアド
   レスバスのいずれか一方を選択すると共に選択した方の
   アドレスバスからアドレス信号の残部のビットを入力
   し、前記リード信号によりデータの読み出しを指示され
   たメモリバンクの前記残部のビットが示すアドレスから
   データを読み出し、前記第２の選択信号に従って前記第
   １のデータバスまたは前記第２のデータバスのいずれか
   一方を選択すると共に選択した方のデータバスに読み出
   したデータを出力するデータ入出力工程とを備えている
   ことを特徴とするメモリアクセス方法。
8. 【請求項８】 前記データ転送工程は、 複数のメモリバンクのそれぞれに入力されるデータを第
   ３のデータバスを介して転送する処理も有し、 前記制御工程は、 (i) 外部からの第１の書き込み制御信号がデータの書き
   込みを指示している場合は、前記第１のアドレスバスか
   らのアドレス信号の一部のビットに基づき前記複数のメ
   モリバンクの中から１つのメモリバンクを選択し、該メ
   モリバンクへのデータの書き込みを指示するライト信号
   を出力すると共に、前記第１のアドレスバスを選択する
   ことを指示する第１の選択信号を出力し、(ii)外部から
   の第２の書き込み制御信号がデータの書き込みを指示し
   ている場合は、前記第２のアドレスバスからのアドレス
   信号の一部のビットに基づき前記複数のメモリバンクの
   中から１つのメモリバンクを選択し、該メモリバンクへ
   のデータの書き込みを指示するライト信号を出力すると
   共に、前記第２のアドレスバスを選択することを指示す
   る第１の選択信号を出力する処理も有し、 前記データ入出力工程は、 前記ライト信号が出力されたとき、前記第１の選択信号
   に従って前記第１のアドレスバスまたは前記第２のアド
   レスバスのいずれか一方を選択すると共に選択した方の
   アドレスバスからアドレス信号の残部のビットを入力
   し、前記第３のデータバスからデータを入力し、前記ラ
   イト信号によりデータの書き込みを指示されたメモリバ
   ンクの前記残部のビットが示すアドレスに前記データを
   書き込む処理も有することを特徴とする請求項７に記載
   のメモリアクセス方法。
9. 【請求項９】 データのアドレスを指示するアドレス信
   号を出力するアドレス生成工程と、 前記アドレス信号を第１のアドレスバス、第２のアドレ
   スバスおよび第３のアドレスバスを介して転送するアド
   レス信号転送工程と、 複数のメモリバンクのそれぞれから出力されるデータを
   第１のデータバスおよび第２のデータバスを介して転送
   すると共に、複数のメモリバンクのそれぞれに入力され
   るデータを第３のデータバスを介して転送するデータ転
   送工程と、 (i) 外部からの第１の読み出し制御信号がデータの読み
   出しを指示している場合は、前記第１のアドレスバスか
   らのアドレス信号の一部のビットに基づき前記複数のメ
   モリバンクの中から１つのメモリバンクを選択し、該メ
   モリバンクからのデータの読み出しを指示するリード信
   号を出力すると共に、前記第１のアドレスバスを選択す
   ることを指示する第１の選択信号および前記第１のデー
   タバスを選択することを指示する第２の選択信号を出力
   し、(ii)外部からの第２の読み出し制御信号がデータの
   読み出しを指示している場合は、前記第２のアドレスバ
   スからのアドレス信号の一部のビットに基づき前記複数
   のメモリバンクの中から１つのメモリバンクを選択し、
   該メモリバンクからのデータの読み出しを指示するリー
   ド信号を出力すると共に、前記第２のアドレスバスを選
   択することを指示する第１の選択信号および前記第２の
   データバスを選択することを指示する第２の選択信号を
   出力し、(iii) 外部からの書き込み制御信号がデータの
   書き込みを指示している場合は、前記第３のアドレスバ
   スからのアドレス信号の一部のビットに基づき前記複数
   のメモリバンクの中から１つのメモリバンクを選択し、
   該メモリバンクへのデータの書き込みを指示するライト
   信号を出力すると共に、前記第３のアドレスバスを選択
   することを指示する第１の選択信号を出力する制御工程
   と、 (i) 前記リード信号が出力されたとき、前記第１の選択
   信号に従って前記第１のアドレスバス、第２のアドレス
   バスおよび第３のアドレスバスのうちのいずれか１つを
   選択すると共に選択したアドレスバスからアドレス信号
   の残部のビットを入力し、前記リード信号によりデータ
   の読み出しを指示されたメモリバンクの前記残部のビッ
   トが示すアドレスからデータを読み出し、前記第２の選
   択信号に従って前記第１のデータバスまたは前記第２の
   データバスのいずれか一方を選択し、選択した方のデー
   タバスに読み出したデータを出力し、(ii)前記ライト信
   号が出力されたとき、前記第１の選択信号に従って前記
   第１のアドレスバス、第２のアドレスバスおよび第３の
   アドレスバスのうちのいずれか１つを選択すると共に選
   択したアドレスバスからアドレス信号の残部のビットを
   入力し、前記第３のデータバスからデータを入力し、前
   記ライト信号によりデータの書き込みを指示されたメモ
   リバンクの前記残部のビットが示すアドレスに前記デー
   タを書き込むデータ入出力工程とを備えていることを特
   徴とするメモリアクセス方法。
10. 【請求項１０】 データのアドレスを指示するアドレス
    信号を出力するアドレス生成工程と、 前記アドレス信号をアドレスバスを介して転送するアド
    レス信号転送工程と、 第１のデータメモリから出力されるデータおよび前記第
    １のデータメモリに入力されるデータを第１のデータバ
    スを介して転送し、第２のデータメモリから出力される
    データおよび前記第２のデータメモリに入力されるデー
    タを第２のデータバスを介して転送するデータ転送工程
    と、 前記第１のデータメモリからデータを出力し且つ前記第
    ２のデータメモリにデータを入力するのか、または、前
    記第１のデータメモリにデータを入力し且つ前記第２の
    データメモリからデータを出力するのかを指示するフラ
    グ情報を設定するフラグ設定工程と、 外部からの読み出し制御信号がデータの読み出しを指示
    していると共に外部からの書き込み制御信号がデータの
    書き込みを指示している場合は、前記フラグ情報に基づ
    き、前記第１のデータメモリおよび前記第２のデータメ
    モリのうちデータを出力する方のデータメモリを選択し
    該データメモリからのデータの読み出しを指示するリー
    ド信号を出力する一方、前記第１のデータメモリおよび
    前記第２のデータメモリのうちデータを入力する方のデ
    ータメモリを選択し該データメモリへのデータの書き込
    みを指示するライト信号を出力する制御工程と、 (i) 前記リード信号が出力された場合は、前記リード信
    号がデータの読み出しを指示するデータメモリの前記ア
    ドレスバスからのアドレス信号が示すアドレスからデー
    タを読み出し、前記データメモリが前記第１のデータメ
    モリであるときは前記第１のデータバスに読み出したデ
    ータを出力し、前記データメモリが前記第２のデータメ
    モリであるときは前記第２のデータバスに読み出したデ
    ータを出力し、(ii)前記ライト信号が出力された場合
    は、前記ライト信号がデータの書き込みを指示するデー
    タメモリが前記第１のデータメモリであるときは前記第
    １のデータバスからデータを入力し、前記データメモリ
    が前記第２のデータメモリであるときは前記第２のデー
    タバスからデータを入力し、前記データメモリの前記ア
    ドレスバスから入力したアドレス信号が示すアドレスに
    入力したデータを書き込むデータ入出力工程とを備えて
    いることを特徴とするメモリアクセス方法。
11. 【請求項１１】 データのアドレスを指示するアドレス
    信号を出力するアドレス生成工程と、 前記アドレス信号を第１のアドレスバスおよび第２のア
    ドレスバスを介して転送するアドレス信号転送工程と、 複数のメモリバンク群を構成する複数のメモリバンクの
    それぞれから出力されるデータを第１のデータバスおよ
    び第２のデータバスを介して転送し、前記複数のメモリ
    バンク群を構成する複数のメモリバンクのそれぞれに入
    力されるデータを第３のデータバスを介して転送するデ
    ータ転送工程と、 各メモリバンク群を構成する複数のメモリバンクのうち
    データを出力する第１のメモリバンクとデータを入力す
    る第２のメモリバンクとを指示するフラグ情報を各メモ
    リバンク群に対して１つずつ設定するフラグ設定工程
    と、 (i) 外部からの第１の読み出し制御信号がデータの読み
    出しを指示していると共に外部からの第１の書き込み制
    御信号がデータの書き込みを指示している場合は、前記
    第１のアドレスバスからのアドレス信号の一部のビット
    に基づき前記複数のメモリバンク群の中から１つのメモ
    リバンク群を選択し、選択したメモリバンク群に対する
    前記フラグ情報に基づき選択したメモリバンク群を構成
    する複数のメモリバンクの中から前記第１のメモリバン
    クおよび第２のメモリバンクを選択し、前記第１のメモ
    リバンクからのデータの読み出しを指示するリード信
    号、前記第１のアドレスバスを選択することを指示する
    第１の選択信号および前記第１のデータバスを選択する
    ことを指示する第２の選択信号を出力し且つ前記第２の
    メモリバンクへのデータの書き込みを指示するライト信
    号および前記第１のアドレスバスを選択することを指示
    する第１の選択信号を出力し、(ii)外部からの第２の読
    み出し制御信号がデータの読み出しを指示していると共
    に外部からの第２の書き込み制御信号がデータの書き込
    みを指示している場合は、前記第２のアドレスバスから
    のアドレス信号の一部のビットに基づき前記複数のメモ
    リバンク群の中から１つのメモリバンク群を選択し、選
    択したメモリバンク群に対する前記フラグ情報に基づき
    選択したメモリバンク群を構成する複数のメモリバンク
    の中から前記第１のメモリバンクおよび第２のメモリバ
    ンクを選択し、前記第１のメモリバンクからのデータの
    読み出しを指示するリード信号、前記第２のアドレスバ
    スを選択することを指示する第１の選択信号および前記
    第２のデータバスを選択することを指示する第２の選択
    信号を出力し且つ前記第２のメモリバンクへのデータの
    書き込みを指示するライト信号および前記第２のアドレ
    スバスを選択することを指示する第１の選択信号を出力
    する制御工程と、 (i) 前記リード信号が出力されたとき、前記第１の選択
    信号に従って前記第１のアドレスバスまたは第２のアド
    レスバスのいずれか一方を選択すると共に選択した方の
    アドレスバスからアドレス信号の残部のビットを入力
    し、前記第１のメモリバンクの前記残部のビットが示す
    アドレスからデータを読み出し、前記第２の選択信号に
    従って前記第１のデータバスまたは前記第２のデータバ
    スのいずれか一方を選択すると共に選択した方のデータ
    バスに読み出したデータを出力し、(ii)前記ライト信号
    が出力されたとき、前記第１の選択信号に従って前記第
    １のアドレスバスまたは第２のアドレスバスのいずれか
    一方を選択すると共に選択した方のアドレスバスからア
    ドレス信号の残部のビットを入力し、前記第３のデータ
    バスからデータを入力し、前記第２のメモリバンクの前
    記残部のビットが示すアドレスに前記データを書き込む
    データ入出力工程とを備えていることを特徴とするメモ
    リアクセス方法。
12. 【請求項１２】 前記第１の選択信号の機能と前記第２
    の選択信号の機能とを１つの選択信号で実現しているこ
    とを特徴とする請求項７〜９および１１のいずれか１項
    に記載のメモリアクセス方法。