JPH03291740A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプログラム方式のデータ処理装置に
おけるメモリ制御装置に関する。

［発明の概要］ 本発明のメモリ制御装置は、複数個例えば２個のメモリ
を備え、バイト転送の際は２個のメモリを交互にアクセ
スし、ワード転送の際は両メモリを同時にアクセスする
ことにより、バイトアクセスとワードアクセスを同一サ
イクル数で実行できるようにしたものである。

［従来技術］ 従来、パーソナルコンピュータ等のデータ処理装置に用
いられるメモリ制御装置は、物理的なメモリとそのアド
レスが１対１に対応しており、アクセス単位、例えばバ
イト単位、ワード単位等のアクセス単位か大きくなると
、それだけメモリに対するサイクル数が増加することに
なる。

［発明が解決しようとする課題］ 上記のように従来のメモリ制御装置は、アクセス単位が
大きくなると、それに伴ってサイクル数がｊ曽加し、メ
モリのアクセスに要する時間が長くなるという問題があ
った。また、メモリ空間の容量増加に伴い、アドレスカ
ウンタ（アドレスレジスタ）のサイズを例えば８ビツト
、１６ビツト、３２ビツトと言うように倍単位で大きく
しなければならなかった。

このような原因は、物理的なメモリとそのアドレスを１
対１に対応させていることにあると考えられる。

してみれば、１つのアドレスデータにより複数のメモリ
をアドレス指定できるようにすると共に、メモリのアク
セス単位スに応じてデータバスを切換えるようにすれば
、メモリのアクセス単位が大きくなってもサイクル数を
増加する必要がなく、また、メモリ空間の容量を１曽加
しても、アドレスカウンタのサイズを大きくする必要が
なくなることは明らかである。

本発明の課題は、メモリのアクセス単位が大きくなって
もサイクル数が増加せず、また、メモリ空間の容量を増
加しても、アドレスカウンタのサイズを大きくする必要
がないメモリ制御装置を提供することである。

［課題を解決するための手段］ 本発明の手段は次の通りである。

（１）アドレスカウンタ。

例えば、メモリのアドレスを指定するカウンタである。

（２）２ｎ個のメモリ。

例えば、ＲＡＭ等で構成されるデータ記憶用の複数のメ
モリである。

（３）バイトアクセスの際、アドレス発生毎に原アドレ
スをｎビット下ｆ立にシフトアウトしたアドレスを各メ
モリに供給する第１のアドレス供給手段。

例えば、上記アドレスカウンタから出力されるアドレス
データ及びバンク切換信号に基づいてメモリのアドレス
を指定するゲート回路１２である。

（４）ワードアクセスの際、アドレス発生毎に原アドレ
スを各メモリに供給する第２のアドレス供給手段。

例えば、上記アドレスカウンタから出力されるアドレス
データによりメモリのアドレスを指定するゲート回路］
１である。

（５）バイトアクセスの際は、シフトアウトされたｎビ
ットのデータ内容に対応するメモリをアドレス発生毎に
順次選択し、ワードアクセスの際は、全メモリを同時に
選択する選択手段。

例えば、上記アドレスカウンタから送られてくるアドレ
スデータの最下位ビットによって上記メモリを選択指定
するインバーター４、ノア回路１３．１．５等により構
成される回路である。

（６）バイトアクセス時は、アドレス発生毎にバイト単
位でデータを出力し、ワードアクセスの時はアドレス発
生毎に２ｎバイト単位でデータを出力する出力手段。

例えば、」二記メモリのデータ出力側に設けられ、バイ
ト／ワード切換信号に応じてデータを出力するゲート回
路１９．２０である。

［作用］ 本発明の手段の作用は次の通りである。

バイト／ワード切換信号によりバイトアクセスか指定さ
れると、上記第１のアドレス指定手段によりメモリのア
ドレスか指定される。このとき上記選択手段により、シ
フトアウトされたｎビットのデータ内容に対応するメモ
リがアドレス発生毎に順次選択され、その記憶データが
読出される。

このメモリから読出されたデータは、上記出力手段によ
り、アドレス発生毎にバイト単位でバイト処理装置へ送
られる。

また、バイト／ワード切換信号によりワードアクセスが
指定されると、上記第２のアドレス指定手段によりメモ
リのアドレスが指定される。このとき上記選択手段によ
り、全メモリが同時に選択され、その記憶データが読出
される。このメモリから読出されたデータは、上記出力
手段により、アドレス発生毎に２ｎバイト単位でワード
処理装置へ送られる。

［実施例］ 以下、一実施例を第１図ないし第３図を参照しながら説
明する。

第１図ないし第３図は、データサイズが８ビットで６４
にバイトのメモリ空間を有するメモリを２個使用した場
合の実施例について示したものである。

第１図は、実施例のメモリ制御装置を示すブロック図で
ある。アドレスカウンタ（図示せず）からアドレスバス
ＡＢを介して送られてくる１６ビツトのアドレスデータ
ＡＯ〜ＡＬ５は、ワードアクセス用のゲート回路１１に
人力されると共に、最下位ビットＡＯを除く」三位１５
ビットのデータＡＬ−ＡＩ５がバイトアクセス用のゲー
ト回路１２に人力される。上記最下位ビットＡＯは、ノ
ア回路１３に人力されると共に、インバータ１４を介し
てノア回路］５に人力される。上記ノア回路１Ｂ、１．
４には、更に制御部（図示せず）から送られてくるバイ
ト／ワード切換信号Ｂ／Ｗが入力される。また、このバ
イト／ワード切換信号Ｂ／／Ｗは、インバータ１６を介
してゲート回路１１の出力制御端子ＯＣに人力されると
共に、ゲト回路１２の出力制御端子ＯＣに直接人力され
る。

上記ゲート回路］１は、出力制御端子ＯＣに“０”信号
が与えられると、アドレスバスＡＢにより送られてくる
アドレスデータＡＯ〜Ａ１５をそのままＰＡＯ〜ＰＡ］
５として上位（Ｈ）側ＲＡＭ１７及び下位（Ｌ）側ＲＡ
Ｍ１８のアドレス端子に出力する。上記ＲＡＭ］、７．
１８は、例えばデータサイズが８ビツトで６４にバイト
のメモリ空間を有している。一方、ゲート回路１２は、
データバスＡＢにより送られてくるアドレスデータＡ１
〜Ａ１４を１ビツト分下位側にシフトシてＰＡＯ〜ＰＡ
］、４とすると共に、制御部から送られてくるバンク切
換信号ＢＣを最上位ビットの信号ＰＡ１５として出力す
る。このバンク切換信号ＢＣは、例えばプログラムの進
行によってインストラクションで指定される。上記ゲー
ト回路コ２から出力されるアドレスデータＰＡＯ〜ＰＡ
］５は、ＲＡＭ１７．１８のアドレス端子に入力される
。

ＲＡＭ１７のチップセレクト端子Ｃ８にはノア回路１５
の出力信号が入力され、ＲＡＭ１８のチップセレクト端
子Ｃ５にはノア回路１６の出力信号が入力される。

そして、上記ＲＡＭ１７のデータ端子ＤＯ〜Ｄ７は、デ
ータバスＤＢＩを介して上位側のゲート回路］９及び下
位側のゲート回路２０のデータ端子Ｄ８〜Ｄ１５に接続
される。また、ＲＡＭ１８のデータ端子ＤＯ〜Ｄ７は、
データバスＤＢ２を介してゲート回路１９．２０のデー
タ端子ＤＯ〜Ｄ７に接続される。また、ゲート回路１９
は、１６ビツト（ワード）のデータバスＤＢ−Ａを介し
てワード処理装置（図示せず）に接続され、ゲート回路
２０は、８ビツト（バイト）のデータバスＤＢ−Ｂを介
してバイト処理装置（図示せず）に接続される。上記ゲ
ート回路２０は、切換機能を有しており、ノア回路１３
．１５からの信号によりデータバスＤＢＩ　、ＤＢ２の
一方を選択する。

例えばノア回路１５からの信号が“０“　ノア回路］３
からの信号が１″の時にデータバスＤＢｌ側を選択して
データバスＤＢ−Ｂと接続し、ノア回路１５からの信号
が“１”　ノア回路１３からの信号か“ＯＮの時にデー
タバスＤＢ２側を選択してデータバスＤＢ−Ｂと接続す
る。更に、上記ゲート回路１つの出力制御端子ＯＣには
、上記バイト／ワード切換信号Ｂ／Ｗがインバータ２１
を介して入力され、ゲート回路２０の出力制御端子ＯＣ
には、バイト／ワード切換信号Ｂ／Ｗが直接人力される
。上記ゲート回路１９．２０は、バイト／ワード切換信
号Ｂ／Ｗが“１”の時にオフ、“０”の時にオン状態と
なる。

第２図は」二記ＲＡＭ１７．１８のアドレス設定状態及
びデータ記憶状態を示している。

ＲＡＭ１７．１８は、ｒ　００００　（Ｉ□、」〜ｒＦ
ＦＦＦｕ＋＋Ｊのアドレスを有しているか、例えばｒ０
０００＋ｕ＋Ｊ〜「ＢＦＦＦｔｕ＋Ｊの領域がバイト転
送領域ＢＡ、ｒｃＯＯＯｔＨ＋Ｊ〜ｒＦＦＦＦｔＨ＋Ｊ
の領域がワード転送領域ＷＡとなっている。また、ＲＡ
Ｍ１．７．１８は、例えば０ ｒｏｏｏｏ、旧」〜ｒ７ＦＦＦ、＋＋＋Ｊの＃０のバン
ク、ｒ　８０００　（旧」〜「ＦＦＦＦ＋ｏ＋Ｊの領域
が＃１のバンクに設定されている。そして、バイト転送
領域ＢＡでは、ＲＡＭ１７．１８が交互にアクセスされ
、ワード転送領域ではＲＡＭ１７１８が同時にアクセス
される。

以下、上記実施例の動作を第３図のタイミングチャート
を参照して説明する。

今、バイト処理装置によりＲＡＭ１７．１８のバイト転
送領域ＢＡの記憶内容を先頭アドレスより更新処理する
ものとすれば、第３図に示すように制御部からバイト／
ワード切換信号Ｂ／Ｗとして“Ｏ”が与えられると共に
、バンク切換信号ＢＣとして“０″が与えられる。バイ
ト／ワード切換信号Ｂ／Ｗとして“０”が与えられると
、ゲト回路１１の出力制御端子ＯＣが“１”、ゲト回路
１２の出力制御端子ＯＣが“０“となる。

従って、ゲート回路１１がオフ、ゲート回路１２かオン
状態となる。

この状態でアドレスカウンタからアドレスデ１］ 夕ＡＯ〜ＡＩ５として先頭アドレスｒ００００ｊが送ら
れてくると、このアドレスデータのうちＡ１−Ａ１．５
がゲート回路１２を通り、１ビツト下位方向にシフトさ
れてＰＡＯ−ＰＡｌ、４として出力される。このときバ
ンク切換信号ＢＣ（“０“）がゲート回路１２よりＰＡ
ｌ５として出力される。この結果、アドレスカウンタか
ら先頭アドレスが送られてきた場合、ゲート回路１２か
らアドレスブタＰＡＯ〜ＰＡ１５としてオール“Ｏ”、
っまりｒｏ　０００Ｊのアドレスが出力される。このと
きアドレスデータＡＯ−Ａｉ５の最下位ビットＡＯが“
０”であり、また、バイト／ワード切換信号Ｂ／Ｗが０
″であるので、ノア回路１５の出力が“Ｏ”　ノア回路
］３の出力が１″となって上位側のＲＡＭ１．７がイネ
ーブル状態となる。これによりＲＡＭ１７の先頭アドレ
スｒ００００Ｊが指定されて、その記憶データが読出さ
れ、ゲト回路１９．２０に人力される。

この場合、バイト／ワード切換信号Ｂ／Ｗが“０″とな
っているので、ゲート回路１９がオフ］２ 状態、ゲート回路２０がオン状態に保持されている。ゲ
ート回路２０は、ノア回路１３．１５の出力に応じて切
換動作するが、このときノア回路１５の出力が“０“　
ノア回路１３の出力が“１”となっているので、ＲＡＭ
１７から読出されたデータを選択し、８ビツトのデータ
バスＤＢ−Ｂを介してバイト処理装置へ転送する。

次いでアドレスカウンタよりアドレスデータｒ０００１
Ｊが送られてくると、最下位ビットＡＯが“１”である
ので、ノア回路１５の出力が“］”　ノア回路１３の出
力が“０“となり、下位側のＲＡ　Ｍ　１．８がイネー
ブル状態となる。このときゲート回路１２から出力され
ているアドレスデータＰＡＬ〜ＰＡ１５は変化せず、ｒ
ｏ　０００Ｊに保持されている。従って、ＲＡＭ１８の
先頭アドレスｒ００００ｊが指定されて、その記憶デー
タが読出され、ゲート回路２０へ送られる。このときノ
ア回路１５の出力が“１”　ノア回路１３の出力が“０
“となっているので、ゲート回路２０はＲＡ　Ｍ　１．
８の読出しデータを選択し、８ビ３ ットのデータバスＤＢ−Ｂを介してバイト処理装置へ転
送する。

次いでアドレスデータｒ０００２Ｊが送られてくると、
最下位ビットＡＯが“０”であるので、ノア回路１５の
出力か“０”　ノア回路１３の出力が“１”となり、上
位側のＲＡＭ１７かイネーブル状態となる。このときゲ
ート回路１２から出力さるアドレスデータＰＡＩ〜ＰＡ
Ｉ５は、ｒ　０００　］、　Ｊに変化する。従って、Ｒ
ＡＭ１８のアドレスｒ　０００１　Ｊが指定されて、そ
の記憶データが読出される。以下、同様の動作が繰り返
され、ＲＡＭ１７．１８が交互にアクセスされてその記
憶データが読出され、データバスＤＢ−Ｂによりバイト
処理装置へ転送される。

その後、ｒＦ　Ｆ　Ｆ　ＦＪのアドレスまで処理を終了
すると、つまり、＃０のバンクに対する転送処理を終了
すると、バンク切換信号ＢＣがローレベルからハイレベ
ルに切換えられると共に、アドレスカウンタから先頭ア
ドレスデータｒｏ　０００Ｊか送られてくる。バンク切
換信号ＢＣがハイレベ］４ ルに切換えられると、ゲート回路１２から出力されるＰ
ＡＩ５が１”となる。従って、ゲート回路］２からは、
ｒ８０００Ｊのアドレスデータか出力される。また、ア
ドレスデータの最下位ビットＡＯが“０“の場合、上記
したように上位側のＲＡＭ１７がイネーブル状態となる
ので、ＲＡＭ１７のｒ８０００Ｊ番地、つまり、バンク
ス＃］の先頭アドレスが指定され、その記憶データが読
出される。このＲＡＭ１７からの読出しデータは、ケー
ト回路２０よりデータバスＤＢ−Ｂを介してバイト処理
装置へ送られる。

次いでアドレスカウンタよりアドレスデータｒｏ００１
Ｊが送られてくると、上記したように下位側のＲＡＭ１
８がイネーブル状態となる。

このときゲート回路１２から出力されているアドレスデ
ータＰＡＩ〜ＰＡ］５は変化せず、ｒ８０００Ｊに保持
されている。従って、ＲＡＭ］８のｒ８０００Ｊ番地、
つまり、バンク＃１の先頭アドレスが指定されて、その
記憶データが読出される。このＲＡＭ１８からの読出し
データは、５ ゲーＩ・回路２０よりデータバスＤＢ−Ｂを介してバイ
ト処理装置へ送られる。

以下、ＲＡＭ１７．１８のｒ７　Ｆ　Ｆ　ＦＪ番地、つ
まり、バイト転送領域ＢＡの最終アドレスまでは同様の
動作が繰り返される。

次にワード転送を行なう場合の動作について説明する。

ワード転送を行なう場合には、制御部からバイト／ワー
ド切換信号Ｂ／Ｗとして“１”が与えられると共に、ア
ドレスデータとしてｒＣＯ００Ｊが与えられる。この場
合、バンク切換信号ＢＣのレベルは特に限定されない。

バイト／ワード切換信号Ｂ／Ｗとして“１″が与えられ
ると、インバータ１６．２１の出力がＭＯ″となり、ゲ
ート回路１１．．１９がオン状態となる。

このときゲート回路１２．２０は、オン状態からオフ状
態に切換えられる。また、バイト／ワード切換信号Ｂ／
Ｗが“１”の場合、ノア回路１５゜１３の出力か何れも
“０″となり、ＲＡＭ１７゜１８か共にイネーブル状態
となる。

上記ゲート回路］１がオン状態になると、アト］６ レスカウンタから送られてくるアドレスデータｒＣＯ０
０ＪがそのままＰＡＯ〜ＰＡＩ５として出力され、ＲＡ
Ｍ１７、ＲＡＭ１８のアドレスが指定される。従って、
ＲＡＭ１７．１８からは、同じアドレスｒＣＯＯＯＪに
記憶されている８ビットのデータが読出され、ゲート回
路１９に人力される。このときＲＡＭ１７の読出しデー
タは、ゲト回路１つの上位ビット側の端子Ｄ８〜Ｄ１５
に人力され、ＲＡＭ１８の読出しデータは、ゲート回路
１つの下位ビット側の端子ＤＯ〜Ｄ７に人力される。従
って、ＲＡＭ］、７，１．８からそれぞれ読出される８
ビツトのデータは、ゲート回路１つで１６ビツトのデー
タＤＯ〜Ｄ１５に合成され、１６ビツトのデータバスＤ
Ｂ−Ａを介してワード処理装置へ送られる。

以下、同様にしてアドレスカウンタからのアドレスデー
タが更新される毎に、ＲＡＭ１７．１８の両方から指定
アドレスに対する８ビツトのデータが読出され、ゲート
回路］９により１６ビツトのデータに合成され、データ
バスＤＢ−Ａを介し７ てワード処理装置へ送られる。

上記のようにバイト／ワード切換信号Ｂ／Ｗにより、Ｒ
ＡＭ］、７．１８に対するバイト転送処理とワード転送
処理が切換えられ、ワードアクセスの場合でもバイトア
クセスと同しサイクル数で処理することができる。また
、１６ビツトのアドレスカウンタで、１．２８にバイト
のメモリ空間をカバーすることができる。

以」二はＲＡＭ１．７．１８の記憶データを処理装置に
読出す場合の動作について示したが、データ処理装置に
より処理したデータをＲＡＭ１７゜１８に書込む場合に
おいても、上記データ読出しの場合と同様にして行なわ
れる。

なお、上記実施例では、バイトアクセスとワドアクセス
を組合わせた場合について示したが、更にロングワード
（４バイト）アクセスとの組合わせにも応用することが
できる。すなわち、■バイトとロングワード、 ■ワードとロングワード、 ■バイト、ワード、ロングワード、 ］８ の組合わせである。この場合、■ではバンクの指定を２
ビツトにする。また、■ではバンクの指定をバイト用に
２ビット、ワード用に］ビット用意すればよい。

［発明の効果］ 以上詳記したように本発明によれば、メモリのアクセス
単位がバイト単位より大きくなっても、バイトアクセス
の場合と同じサイクル数で処理でき、処理速度を著しく
向上し得る。また、アドレスカウンタのザイズが従来と
同じであっても、メモリ空間を数倍に増大することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ制御装置の回路
構成を示すブロック図、第２図は同実施例におけるメモ
リの記憶構成を示す図、第３図は同実施例における動作
を説明するためのタイミングチャートである。 １１．１２・・・ゲート回路、１３．１５ノア回路、１
４・・・インバータ、１６ン・・・イバータ、１７１８
・・・ＲＡＭ、１９．２０・・・ゲート回路。 ９ ８ヒ゛・ント ３８４ 特開平 ３ ２９１７４０　（９）

Claims (1)

1. 【特許請求の範囲】 アドレスカウンタと、 ２＾ｎ個のメモリと、 バイトアクセスの際、アドレス発生毎に原アドレスをｎ
   ビット下位にシフトアウトしたアドレスを各メモリに供
   給する第１のアドレス供給手段と、ワードアクセスの際
   、アドレス発生毎に原アドレスを各メモリに供給する第
   ２のアドレス供給手段と、 バイトアクセスの際は、シフトアウトされたｎビットの
   データ内容に対応するメモリをアドレス発生毎に順次選
   択し、ワードアクセスの際は、全メモリを同時に選択す
   る選択手段と、 バイトアクセス時は、アドレス発生毎にバイト単位でデ
   ータを出力し、ワードアクセスの時はアドレス発生毎に
   ２＾ｎバイト単位でデータを出力する出力手段と を具備したことを特徴とするメモリ制御装置。