JPS60183627A - ビツトマツプ・メモリ制御方式 - Google Patents
ビツトマツプ・メモリ制御方式Info
- Publication number
- JPS60183627A JPS60183627A JP3979784A JP3979784A JPS60183627A JP S60183627 A JPS60183627 A JP S60183627A JP 3979784 A JP3979784 A JP 3979784A JP 3979784 A JP3979784 A JP 3979784A JP S60183627 A JPS60183627 A JP S60183627A
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- JP
- Japan
- Prior art keywords
- map memory
- data
- module
- memory
- control
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技１（１分野
本発明は、レーザビーム・プリンタやＣＲＴコントロー
ラ等が内蔵するピントマツプ・メモリの制御方式に関し
２．特に、消去の時間を大＋ｌに短縮する方式に関する
ものである。
ラ等が内蔵するピントマツプ・メモリの制御方式に関し
２．特に、消去の時間を大＋ｌに短縮する方式に関する
ものである。
従来波Ｉｔ？
従来より、ピントマツプ・メモリＣは、レーザビーム・
プリンタやＣＲＴコンｌ−ローラ′、グ（１） Ｍ像度
が高くなるに伴って大容量どな乙。そこ〔、ヒソ１−マ
ツプ・メモリには、高速性で一°（価かことかｌ゛）、
タイナミックＩ；！ΔＭが多く使用さ、１１ている。
プリンタやＣＲＴコンｌ−ローラ′、グ（１） Ｍ像度
が高くなるに伴って大容量どな乙。そこ〔、ヒソ１−マ
ツプ・メモリには、高速性で一°（価かことかｌ゛）、
タイナミックＩ；！ΔＭが多く使用さ、１１ている。
上記メモリの消去タイミングは、ビットマツプ・メモリ
内のデータを出力し、それにＪ、−〕でＪｉ？ｉ画さＡ
Ｌだ後に、消去データを書き込む二とによ二）て、／１
１１人し、でいる。そのために、消去のための？’？込
１１．１間が必要であり、そＪしが次の描画用デー９ノ
）書き込みを開始するまでのロスタイ１１どなって、高
速４′１に欠けてしまう。
内のデータを出力し、それにＪ、−〕でＪｉ？ｉ画さＡ
Ｌだ後に、消去データを書き込む二とによ二）て、／１
１１人し、でいる。そのために、消去のための？’？込
１１．１間が必要であり、そＪしが次の描画用デー９ノ
）書き込みを開始するまでのロスタイ１１どなって、高
速４′１に欠けてしまう。
［１的
本発明の目的は、このような従来の欠点を解決し、ピン
トマツプ・メモリを内蔵する装置に才ｉいて、簡単かつ
安価な方法により、ピノ１ヘマツプ・メ干りの消去ｌ時
間を大ｔｌＪに′ＡｊＡ（＋オることのできるピッ１へ
マツプ・メモリ制御方式をにｉ”： （Ｉｌｉすること
にある１、 （＆成 以下、本発明の構成を、第１図〜第４図により３Ｙ・相
に説明する。
トマツプ・メモリを内蔵する装置に才ｉいて、簡単かつ
安価な方法により、ピノ１ヘマツプ・メ干りの消去ｌ時
間を大ｔｌＪに′ＡｊＡ（＋オることのできるピッ１へ
マツプ・メモリ制御方式をにｉ”： （Ｉｌｉすること
にある１、 （＆成 以下、本発明の構成を、第１図〜第４図により３Ｙ・相
に説明する。
第１図は、本発明の一実施例を示すレーザビーム・プリ
ンタの機能ブロック図である。
ンタの機能ブロック図である。
ホスト側７からのデータ信号を受信するホスト＝（ンタ
・−フェース・コン１〜ロール・モジュール５、描画用
テ〜りを格納する１１ Ｘ ｍ７１−リソクスのピッ１
−マッシ・メモリモジュール３からレーザヒ〜１５・プ
リンタ６にデータ転送するインフコー−ス・コントロ・
−ル・モジュー＝ル４、処理ブロクラム宿を１８納する
Ｒ ＯＭ 、 ＲΔＭモジュール２、そ、１１．らを制
御するＣ： Ｉ３ ＩＪモジュールＩおよび、」モンバ
ス８から構成されている。第２図は、第１図のビ・ソト
マップ・、メモリモジュール３とＩ ／ Ｆコントロー
ル・モジュール４との間で行うＩ） Ｍ Ａ （Ｄ ｉ
ｒｅｃＬ。
・−フェース・コン１〜ロール・モジュール５、描画用
テ〜りを格納する１１ Ｘ ｍ７１−リソクスのピッ１
−マッシ・メモリモジュール３からレーザヒ〜１５・プ
リンタ６にデータ転送するインフコー−ス・コントロ・
−ル・モジュー＝ル４、処理ブロクラム宿を１８納する
Ｒ ＯＭ 、 ＲΔＭモジュール２、そ、１１．らを制
御するＣ： Ｉ３ ＩＪモジュールＩおよび、」モンバ
ス８から構成されている。第２図は、第１図のビ・ソト
マップ・、メモリモジュール３とＩ ／ Ｆコントロー
ル・モジュール４との間で行うＩ） Ｍ Ａ （Ｄ ｉ
ｒｅｃＬ。
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送のだめの信号線構成
図であり、第３図は、第１図のピノ１−マツプ・メモリ
モジュール３内のダイナミック１くΔＭ１ビット当すの
周辺回路を示す回路図であり、第４図は、第１図のビッ
トマツプ・メモリモジュール３内のダイナミックＲＡ
Ｍにおりるり」作タイムチへ−−）−である。 第１図
のＣＩ〕ＩＪモジュール１によ−ｖ’ｃ、コモンバス８
を通して柑込まオしたピノ１へマツプ・メモリモジュー
ル３の描画用データは、レーザビーム・プリンタ６の同
期クロックを受信している■／Ｆコントロール・モジュ
ール・】にＩ） Ｍ Ａバス９を介してＬ） Ｍ Ａデ
ータ転送さオしる。
図であり、第３図は、第１図のピノ１−マツプ・メモリ
モジュール３内のダイナミック１くΔＭ１ビット当すの
周辺回路を示す回路図であり、第４図は、第１図のビッ
トマツプ・メモリモジュール３内のダイナミックＲＡ
Ｍにおりるり」作タイムチへ−−）−である。 第１図
のＣＩ〕ＩＪモジュール１によ−ｖ’ｃ、コモンバス８
を通して柑込まオしたピノ１へマツプ・メモリモジュー
ル３の描画用データは、レーザビーム・プリンタ６の同
期クロックを受信している■／Ｆコントロール・モジュ
ール・】にＩ） Ｍ Ａバス９を介してＬ） Ｍ Ａデ
ータ転送さオしる。
１ ／ Ｆコントロール・モジュール４は、レーザビー
ム・プリンタ６への出力制御を行うと同時に、レーザビ
ーム・プリンタ６に多・１して、±５己の１） ＭΔデ
ータ転送の動作と、転送さＪしたデータをパラレル−シ
リアル変換する動作と、シリアルデータを同期クロック
に同＋０１させて出力する３一つのＭｈ作を繰り返して
実行する。
ム・プリンタ６への出力制御を行うと同時に、レーザビ
ーム・プリンタ６に多・１して、±５己の１） ＭΔデ
ータ転送の動作と、転送さＪしたデータをパラレル−シ
リアル変換する動作と、シリアルデータを同期クロック
に同＋０１させて出力する３一つのＭｈ作を繰り返して
実行する。
第２図のＩ ／ Ｆコン１−ロール・モジュール４は、
レーザビーム、・プリンタ６へのデータ送出に先立って
、ピッ１−マツプ・メモリモジュール３にアＩ・レスと
リード（Ｒ，Ｆ、Δ（〕）信号を送出する（第４図のリ
ー１〜参照几 大官）ｊｉのダイナミックＲＡＭ ＋ ２で構成される
ピノ１−マツプ・メモリモジュール３は、上記ＩＪ −
ド（ＲＥＡＤ）信号に受信することにより、ＲＡＳ（Ｒ
ｏｗ ＡｃＪｄｒ（Ｉｓｓ Ｓ ｔｒｏｂｅ） ｉＱ号
、次しこＣＡＳ（Ｃ０１，ｕｍｎ Δｄｄｒｅｓｓ Ｓ
シｒｏｂｅ）信号を発生して、ρ、ビン１〜のアト１
ノスバスで指定するところの描画用データをＤピッ１−
のデータバス上 に、その送出データが安定したことをストローフ′（Ｓ
ＴＩ３）任７号で通知する（第・１図のＲＡＳ、ＣＡＳ
、出力データ、ストローブを参照）。
レーザビーム、・プリンタ６へのデータ送出に先立って
、ピッ１−マツプ・メモリモジュール３にアＩ・レスと
リード（Ｒ，Ｆ、Δ（〕）信号を送出する（第４図のリ
ー１〜参照几 大官）ｊｉのダイナミックＲＡＭ ＋ ２で構成される
ピノ１−マツプ・メモリモジュール３は、上記ＩＪ −
ド（ＲＥＡＤ）信号に受信することにより、ＲＡＳ（Ｒ
ｏｗ ＡｃＪｄｒ（Ｉｓｓ Ｓ ｔｒｏｂｅ） ｉＱ号
、次しこＣＡＳ（Ｃ０１，ｕｍｎ Δｄｄｒｅｓｓ Ｓ
シｒｏｂｅ）信号を発生して、ρ、ビン１〜のアト１
ノスバスで指定するところの描画用データをＤピッ１−
のデータバス上 に、その送出データが安定したことをストローフ′（Ｓ
ＴＩ３）任７号で通知する（第・１図のＲＡＳ、ＣＡＳ
、出力データ、ストローブを参照）。
ヒ記ストローブ（ＳＴＢ）信号を受けたｔ／Ｆコンｌ〜
ロール・モジュール４は、１１ピッ１−のデータバス上
の内容をラッチし、それ登レーザビーム・プリンタ６か
らの同期クロックでパラレル−シリアル変換を行い、シ
リアルデータで送出する。
ロール・モジュール４は、１１ピッ１−のデータバス上
の内容をラッチし、それ登レーザビーム・プリンタ６か
らの同期クロックでパラレル−シリアル変換を行い、シ
リアルデータで送出する。
また同時に、ビットマツプ・メモリモジュール３にライ
１へ（Ｗｌｌ、ＴＴＥ）信号を返送することによって、
Ｃビットのアドレスバスで指定されている前記同様の番
地に、消去データを書き込もことができる。なお、第３
図の一実ｈ＆例では、プルアップ抵抗Ｉｔによって、１
１１ Ｈが書き込まれる。
１へ（Ｗｌｌ、ＴＴＥ）信号を返送することによって、
Ｃビットのアドレスバスで指定されている前記同様の番
地に、消去データを書き込もことができる。なお、第３
図の一実ｈ＆例では、プルアップ抵抗Ｉｔによって、１
１１ Ｈが書き込まれる。
本発明では、ピッ（〜マツプ・メモリモジュール３から
のＤＭＡデータ転送動作に、リード動作とライト（つま
り消去）動作とを含め、連Ｉｉｉ Ｌ／で実行させるこ
とによって、描画用のデータを出力しなから、同番地を
消去していくことがＣきる。したがって、大容量のもの
であっても、消去動作のための時間を別個に設ける必要
がなく、装置の高速性を大Ｉ１１に向」二することがで
きる。
のＤＭＡデータ転送動作に、リード動作とライト（つま
り消去）動作とを含め、連Ｉｉｉ Ｌ／で実行させるこ
とによって、描画用のデータを出力しなから、同番地を
消去していくことがＣきる。したがって、大容量のもの
であっても、消去動作のための時間を別個に設ける必要
がなく、装置の高速性を大Ｉ１１に向」二することがで
きる。
効 果
以−１−説明したように、本発明によれば、簡９１かつ
安価な方法によって、ビットマツプ・メモリの消去１１
．１間を大１１Ｊに短縮することが可能となり、処理動
作の高速化を計ることができる。
安価な方法によって、ビットマツプ・メモリの消去１１
．１間を大１１Ｊに短縮することが可能となり、処理動
作の高速化を計ることができる。
第１図は、本発明の−・実施例を示すレーザビーム・プ
リンタの機能ブロック図、第２図は第１図のＤ Ｍ Ａ
転送のための信号線構成図、第３図は第１図のダイナミ
ックＲＡ Ｍ Ｉビン１−当りの周辺回路を示す回路図
、第４図は第１図のダイナミックＲ，７〜Ｍ（１） ！
ｔｉｌ１作タイｌトチャーＩ−である。 １、：Ｃ１’Ｕモジユール、２ ： Ｒ，ＯＭ、ＲＡＭ
モジュール、３：ビットマソプ・メモリモジュール、ｌ
ｌｌ／ｌ”コン１へロール・モジュール、５：ボスト
Ｔ ／ Ｉ”コン１−ロール・モジュール、６：レーザ
ビーム・プリンタ、７：ホスト側、８：コモンバス、９
：ＤＭＡバス、１０：データバス、１２：ダイナミック
ＲΔＭ０ 第１図 第２図 第３図 第４図 ライト
リンタの機能ブロック図、第２図は第１図のＤ Ｍ Ａ
転送のための信号線構成図、第３図は第１図のダイナミ
ックＲＡ Ｍ Ｉビン１−当りの周辺回路を示す回路図
、第４図は第１図のダイナミックＲ，７〜Ｍ（１） ！
ｔｉｌ１作タイｌトチャーＩ−である。 １、：Ｃ１’Ｕモジユール、２ ： Ｒ，ＯＭ、ＲＡＭ
モジュール、３：ビットマソプ・メモリモジュール、ｌ
ｌｌ／ｌ”コン１へロール・モジュール、５：ボスト
Ｔ ／ Ｉ”コン１−ロール・モジュール、６：レーザ
ビーム・プリンタ、７：ホスト側、８：コモンバス、９
：ＤＭＡバス、１０：データバス、１２：ダイナミック
ＲΔＭ０ 第１図 第２図 第３図 第４図 ライト
Claims (1)
- （＋）多駄情報の格納をピノ１−マツプ・メモリで行っ
て、情報を出力する制御５ｌ１７７において、」ユ記ピ
ッ１−マツプ・メモリに消去データを入力する入力手段
と、］−］記ビソ１−マツプメモリからの要求に応し、
て指定のデータをＤ Ｍ Ａ転送し、一時記憶後に送出
する制御手段とを備え、該制御手段がピントマッシ・メ
モリからのＩＴ） Ｍ Ａ転送データを １１，５記憶
し、ノー役、同一のアドレス指定状態で、十記人力手段
を制御して、ビットマツプ・メモリの消去を実行するこ
とを’ｌ−ｒ 徴とするビア１−マツプ・メモリ制御Ｊ
ｉ式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3979784A JPS60183627A (ja) | 1984-03-02 | 1984-03-02 | ビツトマツプ・メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3979784A JPS60183627A (ja) | 1984-03-02 | 1984-03-02 | ビツトマツプ・メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183627A true JPS60183627A (ja) | 1985-09-19 |
Family
ID=12562941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3979784A Pending JPS60183627A (ja) | 1984-03-02 | 1984-03-02 | ビツトマツプ・メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128326A (ja) * | 1985-11-30 | 1987-06-10 | Usac Electronics Ind Co Ltd | ペ−ジ・バツフアの制御方式 |
-
1984
- 1984-03-02 JP JP3979784A patent/JPS60183627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128326A (ja) * | 1985-11-30 | 1987-06-10 | Usac Electronics Ind Co Ltd | ペ−ジ・バツフアの制御方式 |
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