JPH08205272A - コントロールメモリ回路 - Google Patents
コントロールメモリ回路Info
- Publication number
- JPH08205272A JPH08205272A JP1050195A JP1050195A JPH08205272A JP H08205272 A JPH08205272 A JP H08205272A JP 1050195 A JP1050195 A JP 1050195A JP 1050195 A JP1050195 A JP 1050195A JP H08205272 A JPH08205272 A JP H08205272A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control
- time slot
- memory
- memory access
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 4
- 239000000284 extract Substances 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】内容変更を主信号の余剰タイムスロットの時間
を利用し更新処理を行うことによりメモリなどの回路規
模の縮小を図る。また、二重化装置に適用した場合の一
致性を確保する。 【構成】監視制御処理装置２からの更新情報を受付けて
一時保持するレジスタ部１１と、主信号１４の余剰タイ
ムスロットを抽出するタイミング生成部１６と、更新情
報の受付けの許可、余剰タイムスロットのタイミングを
示すメモリアクセスモードとそれ以外の通常モードとを
示す制御信号を出力する制御部１５と、通常モードの時
はコントロールメモリ１３からデータを読み出しタイム
スロット制御信号１４２を出力し、メモリアクセスモー
ドの時はレジスタ部から更新情報を読出してコントロー
ルメモリ１３のデータを書換えるメモリアクセス部１２
とから構成されている。
を利用し更新処理を行うことによりメモリなどの回路規
模の縮小を図る。また、二重化装置に適用した場合の一
致性を確保する。 【構成】監視制御処理装置２からの更新情報を受付けて
一時保持するレジスタ部１１と、主信号１４の余剰タイ
ムスロットを抽出するタイミング生成部１６と、更新情
報の受付けの許可、余剰タイムスロットのタイミングを
示すメモリアクセスモードとそれ以外の通常モードとを
示す制御信号を出力する制御部１５と、通常モードの時
はコントロールメモリ１３からデータを読み出しタイム
スロット制御信号１４２を出力し、メモリアクセスモー
ドの時はレジスタ部から更新情報を読出してコントロー
ルメモリ１３のデータを書換えるメモリアクセス部１２
とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、コントロールメモリ回
路に関し、特に、時分割多重化装置などに使用され、主
信号のタイムスロット入換用の制御信号を出力するコン
トロールメモリ回路に関する。
路に関し、特に、時分割多重化装置などに使用され、主
信号のタイムスロット入換用の制御信号を出力するコン
トロールメモリ回路に関する。
【０００２】
【従来の技術】この種のコントロールメモリ回路は主信
号のタイムスロットを入換えるための通話路スイッチな
どに組み合わせ使用され、このタイムスロット入換えを
指示するタイムスロット制御信号を出力する。タイムス
ロットの入換えは通信網における通話路の交換あるいは
ルート変更のために行なわれるが、その内容は比較的頻
ぱんに変更されるので、この更新に当っては主信号に瞬
断がないように処理されることが要求される。
号のタイムスロットを入換えるための通話路スイッチな
どに組み合わせ使用され、このタイムスロット入換えを
指示するタイムスロット制御信号を出力する。タイムス
ロットの入換えは通信網における通話路の交換あるいは
ルート変更のために行なわれるが、その内容は比較的頻
ぱんに変更されるので、この更新に当っては主信号に瞬
断がないように処理されることが要求される。
【０００３】従来、この種のコントロールメモリ回路と
しては特開平０１−００４１９７号公報に記載されたも
のがあるが、これはコントロールメモリに２つの領域を
用意して、内容変更の際は一方の領域で動作させている
間に、他方の領域を書換えてしまい、書換えが完了する
と読出しタイミングに同期して一方の領域を他方に切換
える方式で特に本例は装置が二重化構成の場合に適用
し、切換えをフレームパルスに同期させることにより二
系間での内容の常時一致することを保証するものであ
る。
しては特開平０１−００４１９７号公報に記載されたも
のがあるが、これはコントロールメモリに２つの領域を
用意して、内容変更の際は一方の領域で動作させている
間に、他方の領域を書換えてしまい、書換えが完了する
と読出しタイミングに同期して一方の領域を他方に切換
える方式で特に本例は装置が二重化構成の場合に適用
し、切換えをフレームパルスに同期させることにより二
系間での内容の常時一致することを保証するものであ
る。
【０００４】
【発明が解決しようとする課題】この従来のメモリアク
セス方式は、２つの独立したメモリ領域を有し、それぞ
れのメモリ領域に対し書換手段などアクセス回路が必要
となるので全体として回路規模が大きくなる。
セス方式は、２つの独立したメモリ領域を有し、それぞ
れのメモリ領域に対し書換手段などアクセス回路が必要
となるので全体として回路規模が大きくなる。
【０００５】また、二系の内容を常時一致させるために
切換タイミング回路が複雑となるなどの問題がある。
切換タイミング回路が複雑となるなどの問題がある。
【０００６】
【課題を解決するための手段】本発明のコントロールメ
モリ回路は、主信号のタイムスロットを入換えるための
タイムスロット制御信号を格納するコントロールメモリ
と、主信号の余剰タイムスロットの時間を利用し前記タ
イムスロット制御信号を更新する手段とを備えている。
モリ回路は、主信号のタイムスロットを入換えるための
タイムスロット制御信号を格納するコントロールメモリ
と、主信号の余剰タイムスロットの時間を利用し前記タ
イムスロット制御信号を更新する手段とを備えている。
【０００７】更に具体的には監視制御処理部からの更新
データをレジスタ制御信号に従い受付けて格納すると同
時に更新処理の開始を示すトリガー信号を出力するレジ
スタ部と、クロック信号と主信号のフレームパルス信号
とを入力し主信号の各タイムスロットのタイミングを示
すタイムスロット信号と使用していない余剰タイムスロ
ットのタイミングを示す余剰タイムスロット信号と出力
するタイミング生成部と、前記トリガー信号と前記余剰
タイムスロット信号とを入力しこの両信号がオンの時に
メモリアクセスモードを示しこの両信号が共にオフある
いは何れかオフの時通常モードを示すメモリアクセス制
御信号と前記トリガー信号がオンの時に前記レジスタ部
の受付けを不許可とし次に前記余剰タイムスロット信号
がオフとなった時に許可する状態にセットする前記レジ
スタ制御信号とを出力する制御部と、主信号のタイムス
ロットを入換えるためのタイムスロット制御信号を格納
するコントロールメモリと、前記メモリアクセス制御信
号が前記通常モードの時は前記コントロールメモリから
前記タイムスロット制御信号を読出して通話路スイッチ
へ送出し前記メモリアクセスモードの時は前記レジスタ
部に格納されている前記更新データを読出して前記コン
トロールメモリの前記タイムスロット制御信号を更新す
るメモリアクセス部とを備えている。
データをレジスタ制御信号に従い受付けて格納すると同
時に更新処理の開始を示すトリガー信号を出力するレジ
スタ部と、クロック信号と主信号のフレームパルス信号
とを入力し主信号の各タイムスロットのタイミングを示
すタイムスロット信号と使用していない余剰タイムスロ
ットのタイミングを示す余剰タイムスロット信号と出力
するタイミング生成部と、前記トリガー信号と前記余剰
タイムスロット信号とを入力しこの両信号がオンの時に
メモリアクセスモードを示しこの両信号が共にオフある
いは何れかオフの時通常モードを示すメモリアクセス制
御信号と前記トリガー信号がオンの時に前記レジスタ部
の受付けを不許可とし次に前記余剰タイムスロット信号
がオフとなった時に許可する状態にセットする前記レジ
スタ制御信号とを出力する制御部と、主信号のタイムス
ロットを入換えるためのタイムスロット制御信号を格納
するコントロールメモリと、前記メモリアクセス制御信
号が前記通常モードの時は前記コントロールメモリから
前記タイムスロット制御信号を読出して通話路スイッチ
へ送出し前記メモリアクセスモードの時は前記レジスタ
部に格納されている前記更新データを読出して前記コン
トロールメモリの前記タイムスロット制御信号を更新す
るメモリアクセス部とを備えている。
【０００８】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本実施例の構成を示すブロック図で
ある。図２は図１の動作を説明するタイミングチャート
図である。
ある。図２は図１の動作を説明するタイミングチャート
図である。
【００１０】図１において、本コントロールメモリ回路
１は監視制御処理部２から内容変更に関する指示を受け
て更新処理を行い、タイムスロット制御信号１０８を通
話路スイッチ３に出力する。通話路スイッチ３はこれに
より主信号１４３のタイムスロットの入換えを実行す
る。また、コントロールメモリ回路１は各種タイミング
をとるに必要なクロック，フレームパルス信号をクロッ
ク部４から、また起動時などに必要なリセット信号をリ
セット回路５から受ける。
１は監視制御処理部２から内容変更に関する指示を受け
て更新処理を行い、タイムスロット制御信号１０８を通
話路スイッチ３に出力する。通話路スイッチ３はこれに
より主信号１４３のタイムスロットの入換えを実行す
る。また、コントロールメモリ回路１は各種タイミング
をとるに必要なクロック，フレームパルス信号をクロッ
ク部４から、また起動時などに必要なリセット信号をリ
セット回路５から受ける。
【００１１】コントロールメモリ回路１は、レジスタ部
１１と、メモリアクセス部１２と、制御部１５と、タイ
ミング生成部１６とコントロールメモリ１３とから構成
される。
１１と、メモリアクセス部１２と、制御部１５と、タイ
ミング生成部１６とコントロールメモリ１３とから構成
される。
【００１２】時分割多重化装置の運用中にコントロール
メモリの情報を更新する場合、監視制御処理部２は、レ
ジスタ部１１の状態を読み出し（信号１０３）、書き込
みが許可の場合に、ライトイネーブル信号１０３を与え
てコントロールメモリ１３の更新情報１０１、即ち更新
アドレスと更新データとコントロールメモリへの書込み
を制御するトリガー信号を格納する。以後、メモリ内容
更新がない限り、監視制御処理部２はコントロールメモ
リの情報更新処理から開放され、装置の他の監視制御処
理が実行可能になる。
メモリの情報を更新する場合、監視制御処理部２は、レ
ジスタ部１１の状態を読み出し（信号１０３）、書き込
みが許可の場合に、ライトイネーブル信号１０３を与え
てコントロールメモリ１３の更新情報１０１、即ち更新
アドレスと更新データとコントロールメモリへの書込み
を制御するトリガー信号を格納する。以後、メモリ内容
更新がない限り、監視制御処理部２はコントロールメモ
リの情報更新処理から開放され、装置の他の監視制御処
理が実行可能になる。
【００１３】制御部１３はレジスタ部１１からの更新中
を示すトリガー信号１１３がＯＮの場合、監視制御処理
部２にレジスタ部１１へのアクセス不許可の情報をレジ
スタアクセス制御信号１１４によりレジスタ１１に格納
する。
を示すトリガー信号１１３がＯＮの場合、監視制御処理
部２にレジスタ部１１へのアクセス不許可の情報をレジ
スタアクセス制御信号１１４によりレジスタ１１に格納
する。
【００１４】タイミング生成部１６は、クロック部４か
らのクロック１４２と主信号の基準位相を示すフレーム
パルス１４１とから、メモリアクセス部１２に主信号の
タイムスロット番号ｎに対応するタイミング信号１０９
を出力する。また、一般に、同期多重化装置にあって特
定のパターンが挿入されている主信号の余剰タイムスロ
ットのパターンを検出し、余剰タイムスロットのタイミ
ングを示すメモリアクセスタイミング信号１１０を制御
部１５に出力する。
らのクロック１４２と主信号の基準位相を示すフレーム
パルス１４１とから、メモリアクセス部１２に主信号の
タイムスロット番号ｎに対応するタイミング信号１０９
を出力する。また、一般に、同期多重化装置にあって特
定のパターンが挿入されている主信号の余剰タイムスロ
ットのパターンを検出し、余剰タイムスロットのタイミ
ングを示すメモリアクセスタイミング信号１１０を制御
部１５に出力する。
【００１５】制御部１５は、メモリアクセスタイミング
信号１１０がＯＮでかつトリガー信号１１３がＯＮの場
合、メモリアクセス部１２にメモリアクセス制御信号１
１２によりメモリアクセスモードを通知し、トリガー信
号１１３またはメモリアクセスタイミング信号１１０だ
け、あるいは、そのどちらもＯＦＦの場合は、通常モー
ドを通知する。メモリアクセス部１２は、メモリアクセ
ス制御信号１１２により、通常モードまたはメモリアク
セスモードに切り替わる。通常モード時は、主信号のタ
イムスロット番号ｎに対応するタイミング信号１０９か
らアドレス１０５を出力し、データ１０６をコントロー
ルメモリ１３から読み出し、通話路スイッチ３にタイム
スロット制御信号１０８を出力する。
信号１１０がＯＮでかつトリガー信号１１３がＯＮの場
合、メモリアクセス部１２にメモリアクセス制御信号１
１２によりメモリアクセスモードを通知し、トリガー信
号１１３またはメモリアクセスタイミング信号１１０だ
け、あるいは、そのどちらもＯＦＦの場合は、通常モー
ドを通知する。メモリアクセス部１２は、メモリアクセ
ス制御信号１１２により、通常モードまたはメモリアク
セスモードに切り替わる。通常モード時は、主信号のタ
イムスロット番号ｎに対応するタイミング信号１０９か
らアドレス１０５を出力し、データ１０６をコントロー
ルメモリ１３から読み出し、通話路スイッチ３にタイム
スロット制御信号１０８を出力する。
【００１６】メモリアクセスモード時は、レジスタ部１
１から更新情報１０４を読みだし、ライトイネーブル信
号１０７と更新情報１０５によりコントロールメモリ１
３の情報を更新する。コントロールメモリ１３の情報
が、余剰タイミングスロットの時間で更新されるので、
運用中の主信号の瞬断は発生しない。
１から更新情報１０４を読みだし、ライトイネーブル信
号１０７と更新情報１０５によりコントロールメモリ１
３の情報を更新する。コントロールメモリ１３の情報
が、余剰タイミングスロットの時間で更新されるので、
運用中の主信号の瞬断は発生しない。
【００１７】制御部１５は、コントロールメモリの情報
の更新が終了するタイミングで、レジスタアクセス制御
信号１１４を、監視制御処理部２のアクセスを許可する
信号に切換える。
の更新が終了するタイミングで、レジスタアクセス制御
信号１１４を、監視制御処理部２のアクセスを許可する
信号に切換える。
【００１８】リセット回路５は、電源投入を検出した場
合、または、装置リセット信号１５２を受信した場合、
コントロールメモリ回路１にリセット信号１５１を送出
し、レジスタ部１１、メモリンアクセス部１２、制御部
１５、タイミング生成部１６をリセットする。
合、または、装置リセット信号１５２を受信した場合、
コントロールメモリ回路１にリセット信号１５１を送出
し、レジスタ部１１、メモリンアクセス部１２、制御部
１５、タイミング生成部１６をリセットする。
【００１９】また、制御部１１は、リセット信号１５１
を受信すると、監視制御処理部２に、レジスタアクセス
制御信号１１４をレジスタアクセス許可の信号にする。
図２は上記の動作について、更新情報１０１がレジスタ
部に書き込まれた時から、実際に、タイムスロット制御
信号１０８が更新されるまでの各信号の状態を示すもの
である。
を受信すると、監視制御処理部２に、レジスタアクセス
制御信号１１４をレジスタアクセス許可の信号にする。
図２は上記の動作について、更新情報１０１がレジスタ
部に書き込まれた時から、実際に、タイムスロット制御
信号１０８が更新されるまでの各信号の状態を示すもの
である。
【００２０】
【発明の効果】以上説明したように本発明のコントロー
ルメモリ回路は、主信号の余剰タイムスロットの時間を
利用し更新処理を完了するので、コントロールメモリを
２つの領域に分割する必要もなく、このためメモリアク
セス回路が簡略化できるなど全体の回路規模を小さくで
きる効果がある。また二重化装置に使用した場合は、系
間は通常同期状態にあるので、０系１系の余剰タイムス
ロットは同期しており、切換えに際して系間の不一致性
を心配する必要がないという効果がある。
ルメモリ回路は、主信号の余剰タイムスロットの時間を
利用し更新処理を完了するので、コントロールメモリを
２つの領域に分割する必要もなく、このためメモリアク
セス回路が簡略化できるなど全体の回路規模を小さくで
きる効果がある。また二重化装置に使用した場合は、系
間は通常同期状態にあるので、０系１系の余剰タイムス
ロットは同期しており、切換えに際して系間の不一致性
を心配する必要がないという効果がある。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】図１における動作を示すタイミングチャートで
ある、
ある、
１ コントロールメモリ回路 ２ 監視制御処理部 ３ 通話路スイッチ ４ クロック部 ５ リセット回路 １２ メモリアクセス部 １３ コントロールメモリ １５ 制御部 １６ タイミング生成部
Claims (2)
- 【請求項１】 主信号のタイムスロットを入換えるため
のタイムスロット制御信号を格納するコントロールメモ
リと、主信号の余剰タイムスロットの時間を利用し前記
タイムスロット制御信号を更新する手段とを備えること
を特徴とするコントロールメモリ回路。 - 【請求項２】 監視制御処理部からの更新データをレジ
スタ制御信号に従い受付けて格納すると同時に更新処理
の開始を示すトリガー信号を出力するレジスタ部と、ク
ロック信号と主信号のフレームパルス信号とを入力し主
信号の各タイムスロットのタイミングを示すタイムスロ
ット信号と使用していない余剰タイムスロットのタイミ
ングを示す余剰タイムスロット信号とを出力するタイミ
ング生成部と、前記トリガー信号と前記余剰タイムスロ
ット信号とを入力しこの両信号がオンの時にメモリアク
セスモードを示しこの両信号が共にオフあるいは何れか
オフの時通常モードを示すメモリアクセス制御信号と前
記トリガー信号がオンの時に前記レジスタ部の受付けを
不許可とし次に前記余剰タイムスロット信号がオフとな
った時に許可する状態にセットする前記レジスタ制御信
号とを出力する制御部と、主信号のタイムスロットを入
換えるためのタイムスロット制御信号を格納するコント
ロールメモリと、前記メモリアクセス制御信号が前記通
常モードの時は前記コントロールメモリから前記タイム
スロット制御信号を読出して通話路スイッチへ送出し前
記メモリアクセスモードの時は前記レジスタ部に格納さ
れている前記更新データを読出して前記コントロールメ
モリの前記タイムスロット制御信号を更新するメモリア
クセス部とを備えることを特徴とするコントロールメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050195A JPH08205272A (ja) | 1995-01-26 | 1995-01-26 | コントロールメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050195A JPH08205272A (ja) | 1995-01-26 | 1995-01-26 | コントロールメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08205272A true JPH08205272A (ja) | 1996-08-09 |
Family
ID=11751956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050195A Pending JPH08205272A (ja) | 1995-01-26 | 1995-01-26 | コントロールメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08205272A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107399A (ja) * | 1986-10-24 | 1988-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 時分割スイツチ保持メモリ制御方式 |
| JPH02306794A (ja) * | 1989-05-22 | 1990-12-20 | Hitachi Ltd | 時分割スイッチ |
-
1995
- 1995-01-26 JP JP1050195A patent/JPH08205272A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107399A (ja) * | 1986-10-24 | 1988-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 時分割スイツチ保持メモリ制御方式 |
| JPH02306794A (ja) * | 1989-05-22 | 1990-12-20 | Hitachi Ltd | 時分割スイッチ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980908 |