JPH0824289B2 - クロック同期回路 - Google Patents
クロック同期回路Info
- Publication number
- JPH0824289B2 JPH0824289B2 JP1032100A JP3210089A JPH0824289B2 JP H0824289 B2 JPH0824289 B2 JP H0824289B2 JP 1032100 A JP1032100 A JP 1032100A JP 3210089 A JP3210089 A JP 3210089A JP H0824289 B2 JPH0824289 B2 JP H0824289B2
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- JP
- Japan
- Prior art keywords
- resistor
- clock
- loop filter
- output
- synchronization circuit
- Prior art date
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- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多値PSKまたはQAM等の多値デジタル信号復
調器のクロック同期回路に関し、特にPLL（Phase Lock
Loop:位相同期ループ）を有するクロック同期回路に関
する。
調器のクロック同期回路に関し、特にPLL（Phase Lock
Loop:位相同期ループ）を有するクロック同期回路に関
する。
従来のクロック同期回路を第２図に示す。
第２図において、１は位相比較回路、２′はループフ
ィルタ、３は電圧制御発振器（VCO）である。
ィルタ、３は電圧制御発振器（VCO）である。
多値PSK又はQAM復調器のベースバンド信号（復調信
号）から抽出されたクロックａは位相比較器１の一方の
入力端子に入力される。位相比較器１の他の入力端子に
はVCO3の出力信号（再生クロック）ｄが入力される。ク
ロックａの周波数及び位相が変化すると、上述の抽出ク
ロックａとVCO3の出力信号ｄとの位相差に相当する出力
電圧ｂが位相比較器１から出力されループフィルタ（一
般にRCフィルタ）２′を通して信号ｃとしてVCO3に供給
される。この信号ｃはVCO3を制御してその出力信号ｄの
位相をクロックａの位相に一致させクロック同期をと
る。
号）から抽出されたクロックａは位相比較器１の一方の
入力端子に入力される。位相比較器１の他の入力端子に
はVCO3の出力信号（再生クロック）ｄが入力される。ク
ロックａの周波数及び位相が変化すると、上述の抽出ク
ロックａとVCO3の出力信号ｄとの位相差に相当する出力
電圧ｂが位相比較器１から出力されループフィルタ（一
般にRCフィルタ）２′を通して信号ｃとしてVCO3に供給
される。この信号ｃはVCO3を制御してその出力信号ｄの
位相をクロックａの位相に一致させクロック同期をと
る。
上述した従来のクロック同期回路においては、ループ
フィルタ２′の雑音帯域（noise band）が広ければ、ク
ロックａの位相変化に対する再生クロックｄの追従特性
が良いが、再生クロックの信号対雑音比（S/N）が悪く
なるという問題がある。又、多値変調になればなるほ
ど、クロックの周波数や位相変動に問題なく追従出来る
ようにループフィルタ２′の雑音帯域を設定すると、再
生クロックのS/Nの劣化が大きくなるという問題があ
る。
フィルタ２′の雑音帯域（noise band）が広ければ、ク
ロックａの位相変化に対する再生クロックｄの追従特性
が良いが、再生クロックの信号対雑音比（S/N）が悪く
なるという問題がある。又、多値変調になればなるほ
ど、クロックの周波数や位相変動に問題なく追従出来る
ようにループフィルタ２′の雑音帯域を設定すると、再
生クロックのS/Nの劣化が大きくなるという問題があ
る。
本発明は同期状態に応じて雑音帯域を変化させて、追
従特性或いはS/Nを改善するクロック同期回路を提供す
ることを目的とする。
従特性或いはS/Nを改善するクロック同期回路を提供す
ることを目的とする。
本発明のクロック同期回路は、位相比較器、ループフ
ィルタ、電圧制御発振器を備え、かつこのループフィル
タは、位相比較器の出力に接続される第１の抵抗と、こ
の第１の抵抗の出力端に接続される第２の抵抗及びコン
デンサと、互いに極性を逆に向けて並列接続される第１
及び第２のダイオード及びこれに直列接続されて前記第
１の抵抗と並列に接続される第３の抵抗とを備え、前記
第１の抵抗の両端の電圧差に応じて前記第１または第２
のダイオードが選択的にオンされたときに前記第３の抵
抗を第１の抵抗と並列に接続してループフィルタの定数
を変化させるように構成している。
ィルタ、電圧制御発振器を備え、かつこのループフィル
タは、位相比較器の出力に接続される第１の抵抗と、こ
の第１の抵抗の出力端に接続される第２の抵抗及びコン
デンサと、互いに極性を逆に向けて並列接続される第１
及び第２のダイオード及びこれに直列接続されて前記第
１の抵抗と並列に接続される第３の抵抗とを備え、前記
第１の抵抗の両端の電圧差に応じて前記第１または第２
のダイオードが選択的にオンされたときに前記第３の抵
抗を第１の抵抗と並列に接続してループフィルタの定数
を変化させるように構成している。
上述した構成では、ダイオード回路がオン，オフ動作
することにより、RC構成のフィルタのRC値を変化させ、
その雑音帯域を変化させる。
することにより、RC構成のフィルタのRC値を変化させ、
その雑音帯域を変化させる。
次に、本発明を図面を参照して説明する。
第１図は本発明のクロック同期回路のPLLを示す回路
図である。
図である。
第１図において、１は位相比較器、２はループフィル
タ、３はVCOである。ここで、ループフィルタ２は、抵
抗R1〜R3、コンデンサＣおよびダイオードX1,X2から構
成されている。即ち、ループフィルタ２はRCフィルタと
して構成され、抵抗R1,R2,及びコンデンサＣを図示のよ
うに接続するとともに、互いに逆接の並列ダイオードX
1,X2を抵抗３と直列に接続し、この直列回路を抵抗R1と
並列に接続している。
タ、３はVCOである。ここで、ループフィルタ２は、抵
抗R1〜R3、コンデンサＣおよびダイオードX1,X2から構
成されている。即ち、ループフィルタ２はRCフィルタと
して構成され、抵抗R1,R2,及びコンデンサＣを図示のよ
うに接続するとともに、互いに逆接の並列ダイオードX
1,X2を抵抗３と直列に接続し、この直列回路を抵抗R1と
並列に接続している。
この構成によれば、クロックの周波数及び位相が変動
すると抽出クロックａが位相比較器１に入力され、その
出力信号ｂはループフィルタ２を通り電圧制御発振器３
を制御する。定常状態（同期状態又はこれに近い状態）
においては抵抗Ｒ1を流れる電流Ｉはほとんど流れない
のでループフィルタの出力電圧V2は入力電圧V1に略等し
いのでダイオードX1,X2はオフになる。
すると抽出クロックａが位相比較器１に入力され、その
出力信号ｂはループフィルタ２を通り電圧制御発振器３
を制御する。定常状態（同期状態又はこれに近い状態）
においては抵抗Ｒ1を流れる電流Ｉはほとんど流れない
のでループフィルタの出力電圧V2は入力電圧V1に略等し
いのでダイオードX1,X2はオフになる。
一方、復調器の同期引込時等のようにクロックの周波
数及び位相が大きく変化した時は入力電圧V1は大きく変
化してダイオードX1（若しくはX2）がオンすることによ
り、抵抗R1はR1とR3の合成抵抗になりループフィルタの
雑音帯域は広がる。換言すればループフィルタ２の雑音
帯域を広げることにより抽出クロックａに対する再生ク
ロックｄの追従特性を良くし、クロック同期を速める。
その後、抽出クロックａと再生クロックｄとの位相差が
小さくなると、またV1≒V2となりダイオードX1,X2はオ
フとなり、ループフィルタ２の雑音帯域は狭くなる。
数及び位相が大きく変化した時は入力電圧V1は大きく変
化してダイオードX1（若しくはX2）がオンすることによ
り、抵抗R1はR1とR3の合成抵抗になりループフィルタの
雑音帯域は広がる。換言すればループフィルタ２の雑音
帯域を広げることにより抽出クロックａに対する再生ク
ロックｄの追従特性を良くし、クロック同期を速める。
その後、抽出クロックａと再生クロックｄとの位相差が
小さくなると、またV1≒V2となりダイオードX1,X2はオ
フとなり、ループフィルタ２の雑音帯域は狭くなる。
以上説明したように本発明は、PLLの位相比較器の出
力電圧によりオン，オフするダイオード回路をループフ
ィルタに設けることにより、同期引込時のような場合に
は雑音帯域を広くして追従特性を良くし、同期状態のよ
うな場合には雑音帯域を狭くしてS/Nを良好にできる効
果がある。
力電圧によりオン，オフするダイオード回路をループフ
ィルタに設けることにより、同期引込時のような場合に
は雑音帯域を広くして追従特性を良くし、同期状態のよ
うな場合には雑音帯域を狭くしてS/Nを良好にできる効
果がある。
第１図は本発明のクロック同期回路の一実施例の回路
図、第２図は従来のクロック同期回路の一例の回路図で
ある。 １……位相比較器、2,2′……ループフィルタ、３……
電圧制御発振器、X1,X2……ダイオード、R1〜R3……抵
抗、Ｃ……コンデンサ。
図、第２図は従来のクロック同期回路の一例の回路図で
ある。 １……位相比較器、2,2′……ループフィルタ、３……
電圧制御発振器、X1,X2……ダイオード、R1〜R3……抵
抗、Ｃ……コンデンサ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/10 Ｃ
Claims (1)
- 【請求項１】再生クロックと復調信号からの抽出クロッ
クとを入力する位相比較器と、この位相比較器の出力に
接続されたループフィルタと、このループフィルタの出
力に応答して前記再生クロックを出力する電圧制御発振
器とを備えたクロック同期回路において、前記ループフ
ィルタは、前記位相比較器の出力に接続される第１の抵
抗と、この第１の抵抗の出力端に接続される第２の抵抗
及びコンデンサと、互いに極性を逆に向けて並列接続さ
れる第１及び第２のダイオード及びこれに直列接続され
て前記第１の抵抗と並列に接続される第３の抵抗とを備
え、前記第１の抵抗の両端の電圧差に応じて前記第１ま
たは第２のダイオードが選択的にオンされたときに前記
第３の抵抗を第１の抵抗と並列に接続してループフィル
タの定数を変化させるように構成したことを特徴とする
クロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032100A JPH0824289B2 (ja) | 1989-02-10 | 1989-02-10 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032100A JPH0824289B2 (ja) | 1989-02-10 | 1989-02-10 | クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211736A JPH02211736A (ja) | 1990-08-23 |
| JPH0824289B2 true JPH0824289B2 (ja) | 1996-03-06 |
Family
ID=12349474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032100A Expired - Lifetime JPH0824289B2 (ja) | 1989-02-10 | 1989-02-10 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824289B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03279323A (ja) * | 1989-12-15 | 1991-12-10 | Johnson & Johnson Consumer Prod Inc | 日焼け止め組成物 |
| JP2584352B2 (ja) * | 1991-02-27 | 1997-02-26 | 三洋電機株式会社 | インターフェイス回路 |
| JP5092770B2 (ja) * | 2008-01-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 位相ロックループ回路及び遅延ロックループ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547751A (en) * | 1978-10-03 | 1980-04-04 | Nec Corp | Clock reproduction circuit |
| JPS61265934A (ja) * | 1985-05-21 | 1986-11-25 | Japan Radio Co Ltd | ビツト同期回路 |
| JPS62199119A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 位相同期回路 |
-
1989
- 1989-02-10 JP JP1032100A patent/JPH0824289B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02211736A (ja) | 1990-08-23 |
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