JPH08274111A - バイポーラシリコントランジスタとその製造方法 - Google Patents
バイポーラシリコントランジスタとその製造方法Info
- Publication number
- JPH08274111A JPH08274111A JP8091846A JP9184696A JPH08274111A JP H08274111 A JPH08274111 A JP H08274111A JP 8091846 A JP8091846 A JP 8091846A JP 9184696 A JP9184696 A JP 9184696A JP H08274111 A JPH08274111 A JP H08274111A
- Authority
- JP
- Japan
- Prior art keywords
- arsenic
- doped
- doping
- emitter region
- silicon transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 32
- 239000010703 silicon Substances 0.000 title claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 24
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 24
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 17
- 239000011574 phosphorus Substances 0.000 claims abstract description 17
- 239000013078 crystal Substances 0.000 claims abstract description 14
- 230000007547 defect Effects 0.000 claims abstract description 11
- 238000002513 implantation Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 11
- 150000003376 silicon Chemical class 0.000 abstract 1
- 230000035876 healing Effects 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009933 burial Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/056—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs
- H10D10/058—Manufacture or treatment of vertical BJTs of vertical BJTs having the main current going through the whole substrate, e.g. power BJTs having multi-emitter structures, e.g. interdigitated, multi-cellular or distributed emitters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/919—Elements of similar construction connected in series or parallel to average out manufacturing variations in characteristics
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 砒素によりｎ+ ドープされた少なくとも１つ
のエミッタ領域を有するバイポーラシリコントランジス
タであって、高い砒素ドーピング濃度にもかかわらずそ
のエミッタ領域に生ずるシリコン結晶中の結晶欠陥の数
が少なく、ドーピングプロフィルが著しく変化するよう
な長い治癒時間を必要としないシリコントランジスタを
開発する。 【解決手段】 砒素によりｎ+ ドープされたエミッタ領
域５が追加的に燐ドーピングを有し、また砒素ドーピン
グ濃度対燐ドーピングの濃度比を１０：１と５００：１
との間とする。このシリコントランジスタはたとえば
０．５μｍよりも小さい注入深さのエミッタの非常に急
峻なｎ+ ドーピングプロフィルを有する高周波トランジ
スタである。
のエミッタ領域を有するバイポーラシリコントランジス
タであって、高い砒素ドーピング濃度にもかかわらずそ
のエミッタ領域に生ずるシリコン結晶中の結晶欠陥の数
が少なく、ドーピングプロフィルが著しく変化するよう
な長い治癒時間を必要としないシリコントランジスタを
開発する。 【解決手段】 砒素によりｎ+ ドープされたエミッタ領
域５が追加的に燐ドーピングを有し、また砒素ドーピン
グ濃度対燐ドーピングの濃度比を１０：１と５００：１
との間とする。このシリコントランジスタはたとえば
０．５μｍよりも小さい注入深さのエミッタの非常に急
峻なｎ+ ドーピングプロフィルを有する高周波トランジ
スタである。
Description
【０００１】
【発明の属する技術分野】本発明は、砒素によりｎ+ ド
ープされた少なくとも１つのエミッタ領域を有するバイ
ポーラシリコントランジスタに関する。
ープされた少なくとも１つのエミッタ領域を有するバイ
ポーラシリコントランジスタに関する。
【０００２】
【従来の技術】このようなシリコントランジスタはたと
えばミュンヒ（Ｗ．ｖｏｎ Ｍｕｅｎｃｈ）著「半導体
テクノロジー入門（Ｅｉｎｆｕｅｈｒｕｎｇ ｉｎ ｄ
ｉｅＨａｌｂｌｅｉｔｅｒｔｅｃｈｎｏｌｏｇｉ
ｅ）」、トイブナー（Ｔｅｕｂｎｅｒ）出版、シュトゥ
ットガルト、１９９３年、第２０８および２０９頁から
知られている。そのなかに櫛状の砒素ドープされたエミ
ッタ構造を有するバイポーラシリコン高周波トランジス
タが記載されている。エミッタ領域はわずかな注入深さ
（＜０．６μｍ）を有する非常に急峻なドーピングプロ
フィルを有する。これらの特性はトランジスタの高周波
適性に対して極めて重要である。
えばミュンヒ（Ｗ．ｖｏｎ Ｍｕｅｎｃｈ）著「半導体
テクノロジー入門（Ｅｉｎｆｕｅｈｒｕｎｇ ｉｎ ｄ
ｉｅＨａｌｂｌｅｉｔｅｒｔｅｃｈｎｏｌｏｇｉ
ｅ）」、トイブナー（Ｔｅｕｂｎｅｒ）出版、シュトゥ
ットガルト、１９９３年、第２０８および２０９頁から
知られている。そのなかに櫛状の砒素ドープされたエミ
ッタ構造を有するバイポーラシリコン高周波トランジス
タが記載されている。エミッタ領域はわずかな注入深さ
（＜０．６μｍ）を有する非常に急峻なドーピングプロ
フィルを有する。これらの特性はトランジスタの高周波
適性に対して極めて重要である。
【０００３】ドーピング物質としての砒素の利点は、上
記のドーピングプロフィルの形成を可能にするその低い
かつ濃度依存性の拡散速度に基づいている。このような
ドーピングプロフィルを形成するための方法としてしば
しばイオン注入法が使用される。
記のドーピングプロフィルの形成を可能にするその低い
かつ濃度依存性の拡散速度に基づいている。このような
ドーピングプロフィルを形成するための方法としてしば
しばイオン注入法が使用される。
【０００４】しかし、たとえば高周波トランジスタのエ
ミッタに対して必要とされるような非常に高い注入量で
はシリコン結晶中に上記のドーピングプロフィルに対し
て応用可能な治癒プロセスの後にしばしばトランジスタ
の機能特性の阻害に通ずる結晶欠陥が残る。たとえば、
エミッタの範囲内に位置する結晶欠陥はエミッタ‐ベー
スダイオードを経ての漏れ電流の増大の原因となる。さ
らに、エミッタの範囲内の結晶欠陥によりエミッタ体積
内の再結合が高まり、それによって電流増幅率が低下す
る。この電流増幅率の低下は小さい電流では比較的強い
影響を生じ、このことは作動電流範囲にわたる電流増幅
率の非線形な経過に通ずる。さらに、結晶欠陥はコレク
タ‐ベースダイオードの機能さえも阻害し得る。
ミッタに対して必要とされるような非常に高い注入量で
はシリコン結晶中に上記のドーピングプロフィルに対し
て応用可能な治癒プロセスの後にしばしばトランジスタ
の機能特性の阻害に通ずる結晶欠陥が残る。たとえば、
エミッタの範囲内に位置する結晶欠陥はエミッタ‐ベー
スダイオードを経ての漏れ電流の増大の原因となる。さ
らに、エミッタの範囲内の結晶欠陥によりエミッタ体積
内の再結合が高まり、それによって電流増幅率が低下す
る。この電流増幅率の低下は小さい電流では比較的強い
影響を生じ、このことは作動電流範囲にわたる電流増幅
率の非線形な経過に通ずる。さらに、結晶欠陥はコレク
タ‐ベースダイオードの機能さえも阻害し得る。
【０００５】半導体技術で、十分に高い温度での治癒に
より結晶欠陥の数および電気的な作用を減ずることは一
般的に行われている。しかし上記のドーピングプロフィ
ルに対しては完全な治癒プロセスは存在しない。なぜな
らば、シリコン結晶の内部の砒素ドーピング濃度の降下
の大きい勾配の必要性および砒素ドーピングのわずかな
注入深さの必要性が十分に高い温度および／または長い
治癒時間の適用を許さないからである。従って、砒素に
よりｎ+ ドープされたエミッタを有する公知のシリコン
トランジスタにおける欠陥頻度は非常に高く、その結果
として生産収率が低下する。
より結晶欠陥の数および電気的な作用を減ずることは一
般的に行われている。しかし上記のドーピングプロフィ
ルに対しては完全な治癒プロセスは存在しない。なぜな
らば、シリコン結晶の内部の砒素ドーピング濃度の降下
の大きい勾配の必要性および砒素ドーピングのわずかな
注入深さの必要性が十分に高い温度および／または長い
治癒時間の適用を許さないからである。従って、砒素に
よりｎ+ ドープされたエミッタを有する公知のシリコン
トランジスタにおける欠陥頻度は非常に高く、その結果
として生産収率が低下する。
【０００６】
【発明が解決しようとする課題】従って本発明の課題
は、高い砒素ドーピング濃度にもかかわらずそのエミッ
タ領域に生ずるシリコン結晶中の結晶欠陥の数が少な
く、ドーピングプロフィルが著しく変化するような長い
治癒時間を必要としないシリコントランジスタを提供す
ることにある。
は、高い砒素ドーピング濃度にもかかわらずそのエミッ
タ領域に生ずるシリコン結晶中の結晶欠陥の数が少な
く、ドーピングプロフィルが著しく変化するような長い
治癒時間を必要としないシリコントランジスタを提供す
ることにある。
【０００７】
【課題を解決するための手段】この課題は、砒素により
ｎ+ ドープされたエミッタ領域が追加的に燐ドーピング
を有し、また砒素ドーピング濃度対燐ドーピングの濃度
比が１０：１と５００：１との間であることにより解決
される。
ｎ+ ドープされたエミッタ領域が追加的に燐ドーピング
を有し、また砒素ドーピング濃度対燐ドーピングの濃度
比が１０：１と５００：１との間であることにより解決
される。
【０００８】少量の燐の追加によりシリコン結晶中に生
ずる転位がわずかになり、また機械的な応力がわずかに
なる。その結果、結晶欠陥によるトランジスタの損傷の
確率も顕著に減ぜられる。
ずる転位がわずかになり、また機械的な応力がわずかに
なる。その結果、結晶欠陥によるトランジスタの損傷の
確率も顕著に減ぜられる。
【０００９】
【実施例】以下図１ないし図６を参照して実施例により
本発明を一層詳細に説明する。
本発明を一層詳細に説明する。
【００１０】図１のバイポーラシリコントランジスタは
ｎ+ ドープされたシリコン基板１の上に構成されてい
る。シリコン基板１の上にｎドープされたシリコンから
成るコレクタ層２がたとえばエピタキシーにより施され
ている。コレクタ層２内にｐドープされたベース領域３
が埋込まれている。ベース領域３の埋込み深さは約０．
５μｍである。ｐドープされたベース領域３はたとえば
硼素によりドープされている。ｐドープされたベース領
域３内にｐ+ ドープされたベース接触帯域４およびｎ+
ドープされたエミッタ領域５が埋込まれている。ｐ+ ド
ープされたベース接触帯域４はたとえば硼素によりドー
プされており、またｎ+ ドープされたエミッタ領域５は
砒素および燐によりドープされている。ｎ+ ドープされ
たエミッタ領域５はたとえばエミッタ領域の表面の約１
５ｎｍ下側に約３ｅ２０ｃｍ-3のピーク砒素ドーピング
濃度および約１ｅ１９ｃｍ-3のピーク燐ドーピング濃度
を有する。ベース‐エミッタ間ｐｎ接合の位置により定
義されるエミッタ領域５の冶金学的埋込み深さは約０．
２５μｍである。ベース接触帯域４およびエミッタ領域
５の上にたとえば金・白金・チタン合金から成る接続端
子用メタライジング層６が被覆されている。
ｎ+ ドープされたシリコン基板１の上に構成されてい
る。シリコン基板１の上にｎドープされたシリコンから
成るコレクタ層２がたとえばエピタキシーにより施され
ている。コレクタ層２内にｐドープされたベース領域３
が埋込まれている。ベース領域３の埋込み深さは約０．
５μｍである。ｐドープされたベース領域３はたとえば
硼素によりドープされている。ｐドープされたベース領
域３内にｐ+ ドープされたベース接触帯域４およびｎ+
ドープされたエミッタ領域５が埋込まれている。ｐ+ ド
ープされたベース接触帯域４はたとえば硼素によりドー
プされており、またｎ+ ドープされたエミッタ領域５は
砒素および燐によりドープされている。ｎ+ ドープされ
たエミッタ領域５はたとえばエミッタ領域の表面の約１
５ｎｍ下側に約３ｅ２０ｃｍ-3のピーク砒素ドーピング
濃度および約１ｅ１９ｃｍ-3のピーク燐ドーピング濃度
を有する。ベース‐エミッタ間ｐｎ接合の位置により定
義されるエミッタ領域５の冶金学的埋込み深さは約０．
２５μｍである。ベース接触帯域４およびエミッタ領域
５の上にたとえば金・白金・チタン合金から成る接続端
子用メタライジング層６が被覆されている。
【００１１】図２はエミッタ領域５の砒素ドーピングプ
ロフィルおよび燐ドーピングプロフィルを示す。砒素ド
ーピング濃度は約８０ｎｍ以内の約３ｅ２０ｃｍ-3のピ
ーク砒素ドーピング濃度から出発して約３ｅ１９ｃｍ-3
へ１桁だけ低下する。続いて、それは約１３０ｎｍ以内
で約３ｅ１６ｃｍ-3へ３桁だけ低下する。燐ドーピング
濃度は約１２０ｎｍ以内の約１ｅ１９ｃｍ-3のピーク燐
ドーピング濃度から出発して約１ｅ１８ｃｍ-3へ１桁だ
け低下する。続いて、それは約８０ｎｍ以内で約２ｅ１
６ｃｍ-3へ約２桁だけ低下する。燐ドーピングプロフィ
ルはベース‐エミッタ間ｐｎ接合の特性に本質的な影響
を有していない。
ロフィルおよび燐ドーピングプロフィルを示す。砒素ド
ーピング濃度は約８０ｎｍ以内の約３ｅ２０ｃｍ-3のピ
ーク砒素ドーピング濃度から出発して約３ｅ１９ｃｍ-3
へ１桁だけ低下する。続いて、それは約１３０ｎｍ以内
で約３ｅ１６ｃｍ-3へ３桁だけ低下する。燐ドーピング
濃度は約１２０ｎｍ以内の約１ｅ１９ｃｍ-3のピーク燐
ドーピング濃度から出発して約１ｅ１８ｃｍ-3へ１桁だ
け低下する。続いて、それは約８０ｎｍ以内で約２ｅ１
６ｃｍ-3へ約２桁だけ低下する。燐ドーピングプロフィ
ルはベース‐エミッタ間ｐｎ接合の特性に本質的な影響
を有していない。
【００１２】上記のバイポーラシリコントランジスタを
製造するための図３ないし図６に概要を示されている方
法はたとえば以下の連続工程を有する。 ａ）ｎ+ ドープされた基板１の上にｎドープされたコレ
クタ層２をエピタキシャル法により被覆する（図３） ｂ）硼素の埋込みおよびそれに続いての治癒によりｐド
ープされたベース領域３を作る（図４） ｃ）ベース接触帯域４およびエミッタ領域５に対する条
片状の窓を有するシリコン酸化物および／またはシリコ
ン窒化物から絶縁層７、８を析出させる（図５） ｄ）ベース接触帯域４に硼素を注入する（図５） ｅ）エミッタ領域５に２ｅ１５ｃｍ-2と１ｅ１６ｃｍ-2
との間の砒素ドーピング量を５０ｋｅＶまでのエネルギ
ーで注入し、また１ｅ１３ｃｍ-2と５ｅ１４ｃｍ-2との
間の燐ドーピング量を２５ｋｅＶよりも小さいエネルギ
ーで注入する（図５） ｆ）約１０分の継続時間で９００°Ｃにおける焼戻しに
より埋込み欠陥を治癒する ｇ）接続端子メタライジング層６を蒸着する（図６）。
製造するための図３ないし図６に概要を示されている方
法はたとえば以下の連続工程を有する。 ａ）ｎ+ ドープされた基板１の上にｎドープされたコレ
クタ層２をエピタキシャル法により被覆する（図３） ｂ）硼素の埋込みおよびそれに続いての治癒によりｐド
ープされたベース領域３を作る（図４） ｃ）ベース接触帯域４およびエミッタ領域５に対する条
片状の窓を有するシリコン酸化物および／またはシリコ
ン窒化物から絶縁層７、８を析出させる（図５） ｄ）ベース接触帯域４に硼素を注入する（図５） ｅ）エミッタ領域５に２ｅ１５ｃｍ-2と１ｅ１６ｃｍ-2
との間の砒素ドーピング量を５０ｋｅＶまでのエネルギ
ーで注入し、また１ｅ１３ｃｍ-2と５ｅ１４ｃｍ-2との
間の燐ドーピング量を２５ｋｅＶよりも小さいエネルギ
ーで注入する（図５） ｆ）約１０分の継続時間で９００°Ｃにおける焼戻しに
より埋込み欠陥を治癒する ｇ）接続端子メタライジング層６を蒸着する（図６）。
【００１３】治癒は上記のｆ）にあげられている方法の
代わりにいわゆる急速治癒法（ＲＴＡ＝急速熱的アニー
リング）によっても実行され得る。その際にシリコント
ランジスタは、チャンバのなかで出力の大きいランプを
使用して光をシリコントランジスタに集中させることに
より数秒以内に１０００°Ｃ以上に加熱され、この高い
温度において短時間放置され、また続いて再び急速に冷
却される。同様に、この方法とｆ）にあげられている炉
プロセスとの組み合わせを使用することもできる。
代わりにいわゆる急速治癒法（ＲＴＡ＝急速熱的アニー
リング）によっても実行され得る。その際にシリコント
ランジスタは、チャンバのなかで出力の大きいランプを
使用して光をシリコントランジスタに集中させることに
より数秒以内に１０００°Ｃ以上に加熱され、この高い
温度において短時間放置され、また続いて再び急速に冷
却される。同様に、この方法とｆ）にあげられている炉
プロセスとの組み合わせを使用することもできる。
【図１】本発明によるバイポーラシリコントランジスタ
の概要を示す断面図。
の概要を示す断面図。
【図２】本発明によるバイポーラシリコントランジスタ
のｎ+ ドープされたエミッタ領域の砒素ドーピングプロ
フィルおよび燐ドーピングプロフィルを示す図。
のｎ+ ドープされたエミッタ領域の砒素ドーピングプロ
フィルおよび燐ドーピングプロフィルを示す図。
【図３】本発明によるバイポーラシリコントランジスタ
を製造するための工程の概要を示す図。
を製造するための工程の概要を示す図。
【図４】本発明によるバイポーラシリコントランジスタ
を製造するための別の工程の概要を示す図。
を製造するための別の工程の概要を示す図。
【図５】本発明によるバイポーラシリコントランジスタ
を製造するための別の工程の概要を示す図。
を製造するための別の工程の概要を示す図。
【図６】本発明によるバイポーラシリコントランジスタ
を製造するための別の工程の概要を示す図。
を製造するための別の工程の概要を示す図。
１ シリコン基板 ２ コレクタ層 ３ ベース領域 ４ ベース接触帯域 ５ エミッタ領域 ６ 接続端子メタライジング層 ７、８ 絶縁層
Claims (4)
- 【請求項１】 砒素によりｎ+ ドープされた少なくとも
１つのエミッタ領域を有するバイポーラシリコントラン
ジスタにおいて、砒素によりｎ+ ドープされたエミッタ
領域が追加的に燐ドーピングを有し、また砒素ドーピン
グ濃度対燐ドーピングの濃度比が１０：１と５００：１
との間にあることを特徴とするバイポーラシリコントラ
ンジスタ。 - 【請求項２】 ｎ+ ドープされたエミッタ領域の注入深
さが０．５μｍよりも小さいことを特徴とする請求項１
記載のバイポーラシリコントランジスタ。 - 【請求項３】 ｎ+ ドープされたエミッタ領域が砒素注
入およびそれに続いての燐注入により作られ、また続い
て結晶欠陥が治癒されることを特徴とする請求項１また
は２記載のバイポーラシリコントランジスタの製造方
法。 - 【請求項４】 ２ｅ１５ｃｍ-2と１ｅ１６ｃｍ-2との間
の砒素ドーピング量が５０ｋｅＶまでのエネルギーで、
また１ｅ１３ｃｍ-2と５ｅ１４ｃｍ-2との間の燐ドーピ
ング量が２５ｋｅＶよりも小さいエネルギーで注入され
ることを特徴とする請求項３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19511251.2 | 1995-03-27 | ||
| DE19511251A DE19511251A1 (de) | 1995-03-27 | 1995-03-27 | Bipolarer Siliziumtransistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274111A true JPH08274111A (ja) | 1996-10-18 |
Family
ID=7757904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8091846A Pending JPH08274111A (ja) | 1995-03-27 | 1996-03-22 | バイポーラシリコントランジスタとその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5965929A (ja) |
| EP (1) | EP0735590B1 (ja) |
| JP (1) | JPH08274111A (ja) |
| KR (1) | KR960036118A (ja) |
| DE (2) | DE19511251A1 (ja) |
| DK (1) | DK0735590T3 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009029900A1 (en) * | 2007-08-31 | 2009-03-05 | Applied Materials, Inc. | Improved methods of emitter formation in solar cells |
| US8461032B2 (en) * | 2008-03-05 | 2013-06-11 | Varian Semiconductor Equipment Associates, Inc. | Use of dopants with different diffusivities for solar cell manufacture |
| US20100304527A1 (en) * | 2009-03-03 | 2010-12-02 | Peter Borden | Methods of thermal processing a solar cell |
| CN102315256B (zh) * | 2010-07-08 | 2014-05-14 | 旺宏电子股份有限公司 | 双极接面晶体管装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2917455A1 (de) * | 1979-04-30 | 1980-11-13 | Ibm Deutschland | Verfahren zur vollstaendigen ausheilung von gitterdefekten in durch ionenimplantation von phosphor erzeugten n-leitenden zonen einer siliciumhalbleitervorrichtung und zugehoerige siliciumhalbleitervorrichtung |
| US4379727A (en) * | 1981-07-08 | 1983-04-12 | International Business Machines Corporation | Method of laser annealing of subsurface ion implanted regions |
| JPS5933860A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS59152665A (ja) * | 1983-02-21 | 1984-08-31 | Nec Corp | 半導体装置とその製造方法 |
| JPS6063961A (ja) * | 1983-08-30 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2504553B2 (ja) * | 1989-01-09 | 1996-06-05 | 株式会社東芝 | バイポ―ラトランジスタを有する半導体装置の製造方法 |
| US5047357A (en) * | 1989-02-03 | 1991-09-10 | Texas Instruments Incorporated | Method for forming emitters in a BiCMOS process |
| US5150184A (en) * | 1989-02-03 | 1992-09-22 | Texas Instruments Incorporated | Method for forming emitters in a BiCMOS process |
| JPH04159721A (ja) * | 1990-10-23 | 1992-06-02 | Nec Corp | 半導体装置 |
| JPH0529327A (ja) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-03-27 DE DE19511251A patent/DE19511251A1/de not_active Ceased
-
1996
- 1996-03-07 EP EP96103580A patent/EP0735590B1/de not_active Expired - Lifetime
- 1996-03-07 DE DE59610612T patent/DE59610612D1/de not_active Expired - Fee Related
- 1996-03-07 DK DK96103580T patent/DK0735590T3/da active
- 1996-03-22 JP JP8091846A patent/JPH08274111A/ja active Pending
- 1996-03-26 KR KR1019960008246A patent/KR960036118A/ko not_active Abandoned
- 1996-03-27 US US08/623,905 patent/US5965929A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960036118A (ko) | 1996-10-28 |
| DE59610612D1 (de) | 2003-08-28 |
| EP0735590B1 (de) | 2003-07-23 |
| US5965929A (en) | 1999-10-12 |
| DE19511251A1 (de) | 1996-10-02 |
| EP0735590A2 (de) | 1996-10-02 |
| DK0735590T3 (da) | 2003-10-27 |
| EP0735590A3 (de) | 1996-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4357622A (en) | Complementary transistor structure | |
| US3756861A (en) | Bipolar transistors and method of manufacture | |
| US5541122A (en) | Method of fabricating an insulated-gate bipolar transistor | |
| WO1985002714A1 (en) | Method of making a bipolar junction transistor | |
| US4452645A (en) | Method of making emitter regions by implantation through a non-monocrystalline layer | |
| US3595716A (en) | Method of manufacturing semiconductor devices | |
| US6001711A (en) | Process of fabricating semiconductor device having gettering site layer between insulating layer and active semiconductor layer | |
| EP0076106A2 (en) | Method for producing a bipolar transistor | |
| US4485552A (en) | Complementary transistor structure and method for manufacture | |
| US5137839A (en) | Method of manufacturing a bipolar transistor having polysilicon layer which serves as an emitter electrode and passivating dangling bonds | |
| JPH06163445A (ja) | 半導体デバイスの製造方法 | |
| US5965929A (en) | Bipolar Silicon transistor with arsenic and phosphorous ratio | |
| JPH01243582A (ja) | 半導体装置およびその製造方法 | |
| RU2107972C1 (ru) | Способ изготовления биполярных планарных n-p-n-транзисторов | |
| JP3039166B2 (ja) | 半導体装置およびその製造方法 | |
| KR100502676B1 (ko) | 반도체 소자의 제조 방법 | |
| JPS63124520A (ja) | 半導体装置の製造方法 | |
| JPS59152665A (ja) | 半導体装置とその製造方法 | |
| JPH0727916B2 (ja) | 半導体デバイス製造方法 | |
| JPH01108772A (ja) | バイポーラトランジスタの製造方法 | |
| JP3041886B2 (ja) | 半導体装置の製造方法 | |
| KR900000827B1 (ko) | 반도체 장치 제조방법 | |
| JP3077638B2 (ja) | 半導体装置の製造方法 | |
| JPS6034062A (ja) | 半導体装置の製造方法 | |
| JPH09500760A (ja) | ヒ素注入エミッタを有する半導体デバイスの製造プロセス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060608 |