JPH0827809B2 - 図形処理方法 - Google Patents

図形処理方法

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JPH0827809B2
JPH0827809B2 JP63089820A JP8982088A JPH0827809B2 JP H0827809 B2 JPH0827809 B2 JP H0827809B2 JP 63089820 A JP63089820 A JP 63089820A JP 8982088 A JP8982088 A JP 8982088A JP H0827809 B2 JPH0827809 B2 JP H0827809B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の図形データのデータ検証時の図形
処理方法に関するものである。
従来の技術 従来、複数の回路ブロックとブロック間配線により構
成される集積回路の図形データに対する幾何学的ルール
チェックや電気的ルールチェックなどのデータ検証処理
は、各ブロックのすべての図形データとブロック間配線
図形データとを合わせた集積回路の全図形データに対し
ておこなわれていた。
発明が解決しようとする課題 しかしながら、上記のようなデータ検証処理を集積回
路の全図形データに対しておこなうという方法を、最近
の非常に高集積化された集積回路の図形データに対して
適用すると、データ検証処理時に必要なメモリ容量が非
常に膨大となり、最悪の場合にはメモリ容量不足により
データ検証処理が中断してしまうという問題点があっ
た。また、この問題点を改善するために、各ブロックの
図形データとブロック間配線図形データのそれぞれに対
してデータ検証処理をおこなうという方法があるが、こ
の方法では各ブロックとブロック間配線の境界部分のデ
ータ検証ができないという問題点があった。
本発明はこのような問題点を解消し、高集積化された
集積回路全体の図形データのデータ検証処理におけるメ
モリ使用量の軽減と各ブロックとブロック間配線の境界
部分のデータ検証を可能とすることを目的とする。
課題を解決するための手段 本発明は複数の回路のブロックとブロック間配線によ
り構成される集積回路の図形データの少なくとも1個の
ブロックを、ブロック外周近傍の図形データのみで置換
し、この置換された図形データを含む集積回路の図形デ
ータに対してデータ検証処理をおこなうことを特徴とす
る図形処理方法である。
作用 本発明の図形処理方法は複数の回路のブロックとブロ
ック間配線により構成される集積回路の図形データの少
なくとも1個のブロックを、ブロック外周近傍の図形デ
ータのみで置換し、この置換された図形データを含む集
積回路の図形データに対してデータ検証処理をおこなう
ことにより、データ検証処理時のデータ量を減少するこ
ととなり、データ検証処理時に必要となるメモリ容量を
減少することと各ブロックとブロック間配線の境界部分
のデータ検証をおこなうことができる。
実施例 第1図(a)と第1図(b)に本発明の一実施例を示
す。第1図(a)の10は検証すべき集積回路の全図形デ
ータ、12は回路ブロックA、14は回路ブロックB、16は
回路ブロックC、18は回路ブロックD、20は回路ブロッ
クE、22は回路ブロックFである。第1図(b)の32は
回路ブロックA12のブロック外周より一定幅内側の外周
近傍の領域内の図形データのみのブロックA′、34は回
路ブロックB14のブロック外周より一定幅内側の外周近
傍の領域内の図形データのみのブロックB′、36は回路
ブロックC16のブロック外周より一定幅内側の外周近傍
の領域内の図形データのみのブロックC′、38は回路ブ
ロックD18のブロック外周より一定幅内側の外周近傍の
領域内の図形データのみのブロックD′、40は回路ブロ
ックE20のブロック外周より一定幅内側の外周近傍の領
域内の図形データのみのブロックE′、42は回路ブロッ
クF22のブロック外周より一定幅内側の外周近傍の領域
内の図形データのみのブロックF′であり、30は集積回
路の全図形データ10において、ブロックA12をブロック
A′32で、ブロックB14をブロックB′34で、ブロックC
16をブロックC′36で、ブロックD18をブロックD′38
で、ブロックE20をブロックE′40で、ブロックF22をブ
ロックF′42でそれぞれ置換した置換後の集積回路の図
形データである。
第1図(a)の集積回路の全図形データ10に対して幾
何学的ルールチェックをおこなう際に、まず、回路ブロ
ックA12,回路ブロックB14,回路ブロックC16,回路ブロッ
クD18,回路ブロックE20,回路ブロックF22の各回路ブロ
ックそれぞれに対し幾何学的チェックをおこなう。しか
るのちに、第1図(b)に示す置換後の集積回路の図形
データ30に対して幾何学的ルールチェックをおこなう。
以上のような本実施例の図形処理方法をおこなうと、
集積回路の全図形データ10に対して幾何学的ルールチェ
ックをおこなう際の最大のデータ量は、回路ブロックA1
2,回路ブロックB14,回路ブロックC16,回路ブロックD18,
回路ブロックE20,回路ブロックF22、置換後の集積回路
の図形データ30のうちの最も大きなものとなる。しかし
ながら、この最大のデータ量は、集積回路の全図形デー
タ10のデータ量と比較すると通常1桁以上小さい。従っ
て、この集積回路の全図形データ10に対する幾何学的ル
ールチェックにおいて必要となるメモリ容量をかなり減
少することができ、しかも各回路ブロックとブロック間
配線の境界部分のデータ検証もおこなうことができる。
発明の効果 以上説明したように、本発明によれば、複数の回路の
ブロックとブロック間配線により構成される集積回路の
図形データの少なくとも1個のブロックを、ブロック外
周近傍の図形データのみで置換し、この置換された図形
データを含む集積回路の図形データに対してデータ検証
処理をおこなうことにより、データ検証時のデータ量を
減少することとなり、データ検証処理時に必要となるメ
モリ容量を大幅に減少することと各ブロックとブロック
間配線の境界部分のデータ検証をおこなうことができ、
その実用的効果は極めて大きいものである。
【図面の簡単な説明】
第1図は本発明の一実施例の図形処理方法を説明するた
めのマスクパターン図である。 10……集積回路の全図形データ、12……回路ブロック
A、14……回路ブロックB、16……回路ブロックC、18
……回路ブロックD、20……回路ブロックE、22……回
路ブロックF。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 H01L 27/04 A

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】複数の回路のブロックと、前記ブロック間
    の配線により構成される集積回路の図形データの少なく
    とも1個のブロックを、ブロック内の外周近傍の図形デ
    ータのみで置換し、前記置換された図形データを含む前
    記集積回路の図形データに対してデータ検証処理をおこ
    なうことを特徴とする図形処理方法。
JP63089820A 1988-04-12 1988-04-12 図形処理方法 Expired - Fee Related JPH0827809B2 (ja)

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