JPH0828526B2 - 半導体光電変換装置の製造方法 - Google Patents
半導体光電変換装置の製造方法Info
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- JPH0828526B2 JPH0828526B2 JP60226904A JP22690485A JPH0828526B2 JP H0828526 B2 JPH0828526 B2 JP H0828526B2 JP 60226904 A JP60226904 A JP 60226904A JP 22690485 A JP22690485 A JP 22690485A JP H0828526 B2 JPH0828526 B2 JP H0828526B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は静電誘導トランジスタ（以下、SITと称す
る）を用いた光電変換装置の製造方法に関する。
る）を用いた光電変換装置の製造方法に関する。
SITを用いた光電変換装置では高電流利得、等信号一
雑音比、及び広ダイナミックレンジが得られるという特
長を有していることはすでに公知である（例えば、特願
昭58-249546号等参照）。
雑音比、及び広ダイナミックレンジが得られるという特
長を有していることはすでに公知である（例えば、特願
昭58-249546号等参照）。
上記特長によってSIT光電変換装置は微弱光検出用と
して特に有用なものである。
して特に有用なものである。
以下、図面を用いて従来のSIT光電変換装置について
説明する。第３図はプレーナー型（表面拡散ゲート型）
SIT光電変換装置の構造の一例を示したものである。こ
の図において、ソース領域となるN+基盤１上に形成され
るN-エピタキシャル成長層２の空乏化している低不純物
濃度層に光が入射すると、入射した光量に応じて電子−
正孔対が発生する。電子はＮ型高不純物濃度領域である
N+基板１を通って電極３から流出する。正孔はゲート領
域４に流入、蓄積され、ゲートの電位を変化させる。ゲ
ート領域４は絶縁膜５を介してゲート電極６（光を通過
する為ITO等の透明電極となっている）に接しているの
で正孔はゲートから流出することなく、入射光量に応じ
たゲート電位の変化をもたらす。このとき、ドレイン領
域７上に形成された電極８とソース電極３の間に電圧を
印加すれば、ゲート電位に応じた、即ち入射光量に応じ
た主電流が流れる。
説明する。第３図はプレーナー型（表面拡散ゲート型）
SIT光電変換装置の構造の一例を示したものである。こ
の図において、ソース領域となるN+基盤１上に形成され
るN-エピタキシャル成長層２の空乏化している低不純物
濃度層に光が入射すると、入射した光量に応じて電子−
正孔対が発生する。電子はＮ型高不純物濃度領域である
N+基板１を通って電極３から流出する。正孔はゲート領
域４に流入、蓄積され、ゲートの電位を変化させる。ゲ
ート領域４は絶縁膜５を介してゲート電極６（光を通過
する為ITO等の透明電極となっている）に接しているの
で正孔はゲートから流出することなく、入射光量に応じ
たゲート電位の変化をもたらす。このとき、ドレイン領
域７上に形成された電極８とソース電極３の間に電圧を
印加すれば、ゲート電位に応じた、即ち入射光量に応じ
た主電流が流れる。
第４図に第３図の構造の製造方法の一例を示す。N+抵
抗基板１の上にN-高抵抗エピタキシャル層２を成長さ
せ、拡散マスク11で覆う。さらにゲート領域となる部分
に窓12を開ける（ａ）。例えば、N+基板の比抵抗は0.00
7〜0.02Ω−cm、エピタキシャル層２の比抵抗は100Ω−
cm以上とする。拡散マスクは例えば0.6〜１μｍの熱酸
化膜でよい。次に窓12からゲート部４を形成する為にＰ
型不純物（例えばボロン）を２〜４μｍの深さに拡散す
る（ｂ）。ドレインとなる部分に窓13を開け、Ｎ型不純
物を0.2〜0.7μｍの深さに拡散する（ｃ）。最後にソー
ス電極３とドレイン電極８及びゲート上部に薄い絶縁層
５と透明電極６を形成することによってプレーナ型のSI
T光電変換装置を製造することが出来る。
抗基板１の上にN-高抵抗エピタキシャル層２を成長さ
せ、拡散マスク11で覆う。さらにゲート領域となる部分
に窓12を開ける（ａ）。例えば、N+基板の比抵抗は0.00
7〜0.02Ω−cm、エピタキシャル層２の比抵抗は100Ω−
cm以上とする。拡散マスクは例えば0.6〜１μｍの熱酸
化膜でよい。次に窓12からゲート部４を形成する為にＰ
型不純物（例えばボロン）を２〜４μｍの深さに拡散す
る（ｂ）。ドレインとなる部分に窓13を開け、Ｎ型不純
物を0.2〜0.7μｍの深さに拡散する（ｃ）。最後にソー
ス電極３とドレイン電極８及びゲート上部に薄い絶縁層
５と透明電極６を形成することによってプレーナ型のSI
T光電変換装置を製造することが出来る。
しかしながら、上記従来のSIT光電変換装置の製造方
法によると、第３図に示すように、ゲート・マスク間隔
をWg、表面主電極幅をWs、ゲート拡散深さをXj、ゲート
・主電極間隔をΔＷ、ゲート拡散の横方向拡がりを0.8X
jとすると、 となる。これらの変数の実用的な値、例えばWg＝６μｍ
の場合ゲートの効きを良くするためにはXj≒2.5μｍ程
度である必要があるが、Ws＋２ΔＷ≒２μｍとなり、Ws
＝１μｍとしてもΔＷ＝0.5μｍという狭い間隔しか得
られない。
法によると、第３図に示すように、ゲート・マスク間隔
をWg、表面主電極幅をWs、ゲート拡散深さをXj、ゲート
・主電極間隔をΔＷ、ゲート拡散の横方向拡がりを0.8X
jとすると、 となる。これらの変数の実用的な値、例えばWg＝６μｍ
の場合ゲートの効きを良くするためにはXj≒2.5μｍ程
度である必要があるが、Ws＋２ΔＷ≒２μｍとなり、Ws
＝１μｍとしてもΔＷ＝0.5μｍという狭い間隔しか得
られない。
従って、耐圧が約12V程度と低く、さらにマスク合せ
工程の誤差などにより、ゲート・主電極の接触により耐
圧の低下やリーク電流が増大する場合が少なくない。ま
た、両領域が接近することによってゲート・ドレイン間
の寄生容量が増加し、光電変換速度の低下や、駆動電流
の増大をひき起す。
工程の誤差などにより、ゲート・主電極の接触により耐
圧の低下やリーク電流が増大する場合が少なくない。ま
た、両領域が接近することによってゲート・ドレイン間
の寄生容量が増加し、光電変換速度の低下や、駆動電流
の増大をひき起す。
この様な問題を解決する手段として、プレナー構造に
対してゲート・主電極間の距離を長くとるように、第５
図に示す様な切込ゲート部構造が提案されている。然し
ながら、上記の例の如くなる微細構造では、適当なマス
クを用いてシリコン等を切込むに際し、化学（湿式）エ
ッチングなど等方性エッチングでは、横方向エッチング
が大きく制御性に欠けるため、ガスプラズマを用いた異
方性エッチングを用いて垂直な切込をつくる必要があ
る。ところが、この異方性プラズマエッチングによる
と、結晶内に極めて高密度の回復不可能な結晶欠陥14を
生じるため、デバイス特性が劣化してしまい、実用的な
ものが得られなかった。
対してゲート・主電極間の距離を長くとるように、第５
図に示す様な切込ゲート部構造が提案されている。然し
ながら、上記の例の如くなる微細構造では、適当なマス
クを用いてシリコン等を切込むに際し、化学（湿式）エ
ッチングなど等方性エッチングでは、横方向エッチング
が大きく制御性に欠けるため、ガスプラズマを用いた異
方性エッチングを用いて垂直な切込をつくる必要があ
る。ところが、この異方性プラズマエッチングによる
と、結晶内に極めて高密度の回復不可能な結晶欠陥14を
生じるため、デバイス特性が劣化してしまい、実用的な
ものが得られなかった。
本発明の目的は、上述のSIT光電変換装置の特長を生
かしつつ製造工程に依存する漏れ電流や、寄生容量を低
減し、しかもデバイス特性を劣化させる結晶欠陥の導入
を防止する為の新しい製造プロセスを提供することにあ
る。
かしつつ製造工程に依存する漏れ電流や、寄生容量を低
減し、しかもデバイス特性を劣化させる結晶欠陥の導入
を防止する為の新しい製造プロセスを提供することにあ
る。
このため本発明は、静電誘導トランジスタを用いた半
導体光電変換装置の製造方法において、２層構造を有
し、かつ、その側壁部が第１層目の材料から形成される
選択エピタキシャル成長用マスクを用いて高抵抗層を選
択エピタキシャル成長させる工程と、前記選択エピタキ
シャル成長させた高抵抗層領域の主電極となる部分にイ
オン注入を行なう工程と、前記のイオン注入された領域
の両側の前記選択エピタキシャル成長用マスクの第２層
目をエッチングする工程と、前記選択エピタキシャル成
長用マスクの第１層目をマスクとして、選択的にゲート
領域へのイオン注入を行う工程とを有し、表面の主電極
となる不純物密度領域及びゲートの不純物密度領域を自
己整合的に形成することを特徴とする。
導体光電変換装置の製造方法において、２層構造を有
し、かつ、その側壁部が第１層目の材料から形成される
選択エピタキシャル成長用マスクを用いて高抵抗層を選
択エピタキシャル成長させる工程と、前記選択エピタキ
シャル成長させた高抵抗層領域の主電極となる部分にイ
オン注入を行なう工程と、前記のイオン注入された領域
の両側の前記選択エピタキシャル成長用マスクの第２層
目をエッチングする工程と、前記選択エピタキシャル成
長用マスクの第１層目をマスクとして、選択的にゲート
領域へのイオン注入を行う工程とを有し、表面の主電極
となる不純物密度領域及びゲートの不純物密度領域を自
己整合的に形成することを特徴とする。
以下、本発明の実施例を図面を参照にして説明する。
次に本発明の第１の実施例を第１図に従って詳細に説
明する。
明する。
（ａ）31は1018〜1019／cm3の不純物濃度のN+シリコン
基板、32は３〜10μｍ厚さで不純物濃度約1014／cm3以
下のN-シリコン層である。このN-シリコン層32の上に厚
さ約1500Åのシリコン窒化膜（Si3N4）33、及び厚さ約
１〜２μｍのシリコン酸化膜（SiO2）34を化学的気相成
長（C.V.D）により夫々成長させる。ここで、フォトエ
ッチングによりレジストパターンを形成し、これをマス
クとしてCF4+H2ガスプラズマにより異方性エッチングを
行ない、選択エピタキシャル成長のマスクを形成する。
基板、32は３〜10μｍ厚さで不純物濃度約1014／cm3以
下のN-シリコン層である。このN-シリコン層32の上に厚
さ約1500Åのシリコン窒化膜（Si3N4）33、及び厚さ約
１〜２μｍのシリコン酸化膜（SiO2）34を化学的気相成
長（C.V.D）により夫々成長させる。ここで、フォトエ
ッチングによりレジストパターンを形成し、これをマス
クとしてCF4+H2ガスプラズマにより異方性エッチングを
行ない、選択エピタキシャル成長のマスクを形成する。
（ｂ）シリコン窒化膜を約1000Åの厚さで同様に成長さ
せ、全表面をCF4+H2ガスプラズマによる反応性イオンエ
ッチングにより異方性をもってシリコン窒化膜をエッチ
ングし、壁面にのみシリコン窒化膜35を残す。SiCl
4（又はSiHCl3，SiH2Cl2）のH2ガス還元により、選択的
にシリコンをエピタキシャル成長させ、１〜２μｍ厚の
高抵抗N-層36を得る。
せ、全表面をCF4+H2ガスプラズマによる反応性イオンエ
ッチングにより異方性をもってシリコン窒化膜をエッチ
ングし、壁面にのみシリコン窒化膜35を残す。SiCl
4（又はSiHCl3，SiH2Cl2）のH2ガス還元により、選択的
にシリコンをエピタキシャル成長させ、１〜２μｍ厚の
高抵抗N-層36を得る。
（ｃ）SITのチャネル及び表面側主電極となる部分を除
き、厚さ約１〜２μｍのフォトレジスト37にて被覆す
る。この場合、フォトレジスト37はシリコン窒化膜33と
重なって形成することが可能なので、マスク合せ寸法に
余裕ができ、製造が容易になる。ここで、As+イオンを1
00KeVのエネルギー、約1016／cm3程度でイオン注入す
る。As+イオンはフォトレジスト37及びSiO234によりス
トップされるため、SITのN+表面主電極となるべき部分3
8のみに注入されることとなる。
き、厚さ約１〜２μｍのフォトレジスト37にて被覆す
る。この場合、フォトレジスト37はシリコン窒化膜33と
重なって形成することが可能なので、マスク合せ寸法に
余裕ができ、製造が容易になる。ここで、As+イオンを1
00KeVのエネルギー、約1016／cm3程度でイオン注入す
る。As+イオンはフォトレジスト37及びSiO234によりス
トップされるため、SITのN+表面主電極となるべき部分3
8のみに注入されることとなる。
（ｄ）フォトレジスト37をレジスト剥離液により除去
し、かつ表面のSiO234を弗酸溶液によりエッチング除去
した後、前工程で注入したAsのドライブインを行ない、
表面不純物濃度1019〜1020／cm3、深さ0.3〜0.6μｍのN
+表面主電極を形成し、かつ、シリコン窒化膜33、35に
覆われた部分を除き、選択酸化し、4000〜6000ÅのSiO2
39を得る。B+イオン注入（エネルギー75KeV,注入量約１
×1014〜１×1016／cm3）により、SiO239により覆われ
た部分でB+がストップされ、シリコン窒化膜33の部分は
B+イオンが通過するため、選択的にB+をイオン注入形成
することができる。
し、かつ表面のSiO234を弗酸溶液によりエッチング除去
した後、前工程で注入したAsのドライブインを行ない、
表面不純物濃度1019〜1020／cm3、深さ0.3〜0.6μｍのN
+表面主電極を形成し、かつ、シリコン窒化膜33、35に
覆われた部分を除き、選択酸化し、4000〜6000ÅのSiO2
39を得る。B+イオン注入（エネルギー75KeV,注入量約１
×1014〜１×1016／cm3）により、SiO239により覆われ
た部分でB+がストップされ、シリコン窒化膜33の部分は
B+イオンが通過するため、選択的にB+をイオン注入形成
することができる。
（ｅ）前工程で注入したB+をアニールすることによりゲ
ート領域40を形成した後フォトエッチングによりシリコ
ン窒化膜33及びSiO239に所要の開口部を設け、かつアル
ミなどの金属により電極パターン41を形成する。また裏
面側N+主電極31用の電極42を形成する。
ート領域40を形成した後フォトエッチングによりシリコ
ン窒化膜33及びSiO239に所要の開口部を設け、かつアル
ミなどの金属により電極パターン41を形成する。また裏
面側N+主電極31用の電極42を形成する。
次に本発明の第２の実施例を第２図に従い説明する。
なお、図中、第１図と同一符号は同一または相当部分を
示す。
なお、図中、第１図と同一符号は同一または相当部分を
示す。
（ａ）第１図の実施例と同様にして選択エピタキシャル
成長用のマスクを形成し、かつ選択エピタキシャル成長
を行う。
成長用のマスクを形成し、かつ選択エピタキシャル成長
を行う。
（ｂ）シリコン酸化膜34をフッ酸溶液にてエッチング除
去後、シリコン窒化膜33、35にて覆われた部分を除き熱
酸化によりシリコン酸化膜39を約4000〜6000Åの厚さで
形成する。この後、B+イオン注入（例えば75KeVで１×1
014〜１×1016／cm3）を行うと、シリコン酸化膜39で覆
われたシリコンの部分にはB+は注入されないが、シリコ
ン窒化膜33の厚さは十分薄いためB+が注入される。アニ
ールを行いP+ゲート領域40を形成する。
去後、シリコン窒化膜33、35にて覆われた部分を除き熱
酸化によりシリコン酸化膜39を約4000〜6000Åの厚さで
形成する。この後、B+イオン注入（例えば75KeVで１×1
014〜１×1016／cm3）を行うと、シリコン酸化膜39で覆
われたシリコンの部分にはB+は注入されないが、シリコ
ン窒化膜33の厚さは十分薄いためB+が注入される。アニ
ールを行いP+ゲート領域40を形成する。
（ｃ）フォトエッチングにより、SITの表面N+主電極を
形成する部分38のみのシリコン酸化膜39をフッ酸溶液に
よりエッチング除去し、As+のイオン注入（例えば100Ke
Vで１×1015〜１×1016／cm3）を行い、その後再び主電
極部分38上にのみSiO239を形成する。
形成する部分38のみのシリコン酸化膜39をフッ酸溶液に
よりエッチング除去し、As+のイオン注入（例えば100Ke
Vで１×1015〜１×1016／cm3）を行い、その後再び主電
極部分38上にのみSiO239を形成する。
（ｄ）イオン注入したAs+をアニール、ドライブインし
表面N+主電極38を形成する。所望のコンタクトホールを
フォトエッチングにより形成し、必要なN+電極配線41a
をポリシリコン、アルミなどりより、また、この例で示
す様なゲート上に蓄積容量を持たせる場合には、入射光
効率の良いITO（インヂウム・錫・酸化膜）などによりM
ISゲート電極41dを形成する。また裏面主電極への電極4
2も同様に形成する。
表面N+主電極38を形成する。所望のコンタクトホールを
フォトエッチングにより形成し、必要なN+電極配線41a
をポリシリコン、アルミなどりより、また、この例で示
す様なゲート上に蓄積容量を持たせる場合には、入射光
効率の良いITO（インヂウム・錫・酸化膜）などによりM
ISゲート電極41dを形成する。また裏面主電極への電極4
2も同様に形成する。
このようにして、光電変換装置を製造すれば、SITのN
-表面主電極とP+制御電極（ゲート部）とは接触せず
に、高抵抗エピタキシャル層を挟んで分離して形成でき
るため、両電極間のリーク電流を低減し、かつ耐圧を著
しく向上させ、寄生容量を低減することができる。ま
た、選択エピタキシャルにより精度良くチャネル幅が決
められること、P+ゲート部を従来のプレナー型の様に深
く形成する必要がないため、短時間の熱処理で済むた
め、工程時間の短縮及び十分再現性良く製造することが
できる。一方、エッチングを利用した切込みにゲート方
式では、ゲート部の切込みにプラズマエッチングを用い
ることでゲート部の結晶欠陥の発生が避けられず、リー
ク電流を低減させることが極めて困難であったが、本発
明では本質的に欠陥の発生の少ないエピタキシャル成長
のみを用いていることから、リーク電流も極めて少なく
抑えられる。
-表面主電極とP+制御電極（ゲート部）とは接触せず
に、高抵抗エピタキシャル層を挟んで分離して形成でき
るため、両電極間のリーク電流を低減し、かつ耐圧を著
しく向上させ、寄生容量を低減することができる。ま
た、選択エピタキシャルにより精度良くチャネル幅が決
められること、P+ゲート部を従来のプレナー型の様に深
く形成する必要がないため、短時間の熱処理で済むた
め、工程時間の短縮及び十分再現性良く製造することが
できる。一方、エッチングを利用した切込みにゲート方
式では、ゲート部の切込みにプラズマエッチングを用い
ることでゲート部の結晶欠陥の発生が避けられず、リー
ク電流を低減させることが極めて困難であったが、本発
明では本質的に欠陥の発生の少ないエピタキシャル成長
のみを用いていることから、リーク電流も極めて少なく
抑えられる。
また、感光部となるゲート深さを１μｍ程度に浅く形
成しても十分制御性が良いため、呼吸係数の大きい500n
m以下の短波長の光に対する感度を従来（ゲート深さ２
〜３μｍ）に比べ数倍以上に高めたSIT光電変換装置を
実現しうるものである。
成しても十分制御性が良いため、呼吸係数の大きい500n
m以下の短波長の光に対する感度を従来（ゲート深さ２
〜３μｍ）に比べ数倍以上に高めたSIT光電変換装置を
実現しうるものである。
尚、以上に説明した実施例ではＮチャネルSITについ
て述べたが、ＰチャネルSITについても各導電型を逆に
とるなどの修正により、本発明は十分適用可能である。
て述べたが、ＰチャネルSITについても各導電型を逆に
とるなどの修正により、本発明は十分適用可能である。
また、上記実施例ではN+基板（共通主電極）の場合に
のみついて記述したが、他の回路素子と同一基板にSIT
を形成する場合、あるいは下側主電極を各SIT毎に分離
して形成する必要がある場合のようにＰ型基板上にN
+層、あるいは部分的にN+領域を所謂埋込層として設け
た構造に対しても本発明が適用できることは言うまでも
ない。
のみついて記述したが、他の回路素子と同一基板にSIT
を形成する場合、あるいは下側主電極を各SIT毎に分離
して形成する必要がある場合のようにＰ型基板上にN
+層、あるいは部分的にN+領域を所謂埋込層として設け
た構造に対しても本発明が適用できることは言うまでも
ない。
また、本発明はシリコンに限定されるものではなく、
III-V族その他の半導体にも適用可能なことも勿論のこ
とである。
III-V族その他の半導体にも適用可能なことも勿論のこ
とである。
以上のように本発明によれば、低リーク電流、高耐
圧、低寄生容量の特性が得られることから、高感度・低
クロストーク・高速・低消費電力の優れたSIT光電変換
装置が得られる。
圧、低寄生容量の特性が得られることから、高感度・低
クロストーク・高速・低消費電力の優れたSIT光電変換
装置が得られる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例に係る光
電変換装置の製造工程説明図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例に係る光電変換装置の製造工程説
明図、装置の製造工程説明図、第３図は静電誘導トラン
ジスタを用いた光電変換素子の従来の構造例を示す断面
図、第４図（ａ）〜（ｄ）は第３図に示す構造を作る為
の工程説明図、第５図は第３図の欠点を解消する為の切
込みゲート型の従来例を示す断面図である。 21……選択成長用のマスク、23,37……フォトレジス
ト、34,39……シリコン酸化膜（SiO2）。
電変換装置の製造工程説明図、第２図（ａ）〜（ｄ）は
本発明の第２の実施例に係る光電変換装置の製造工程説
明図、装置の製造工程説明図、第３図は静電誘導トラン
ジスタを用いた光電変換素子の従来の構造例を示す断面
図、第４図（ａ）〜（ｄ）は第３図に示す構造を作る為
の工程説明図、第５図は第３図の欠点を解消する為の切
込みゲート型の従来例を示す断面図である。 21……選択成長用のマスク、23,37……フォトレジス
ト、34,39……シリコン酸化膜（SiO2）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水崎 隆司 静岡県浜松市天王町1337―１ マンシヨン カメリア３〜303号 (72)発明者 安西 均 静岡県浜松市上石田町177番地 (72)発明者 西澤 潤一 宮城県仙台市米ケ袋１丁目６番16号 (56)参考文献 特開 昭56−88370（ＪＰ，Ａ) 特開 昭59−107578（ＪＰ，Ａ) 特開 昭59−43581（ＪＰ，Ａ)
Claims (1)
- 【請求項１】静電誘導トランジスタを用いた半導体光電
変換装置の製造方法において、２層構造を有し、かつ、
その側壁部が第１層目の材料から形成される選択エピタ
キシャル成長用マスクを用いて高抵抗層を選択エピタキ
シャル成長させる工程と、 前記選択エピタキシャル成長させた高抵抗層領域の主電
極となる部分にイオン注入を行なう工程と、 前記のイオン注入された領域の両側の前記選択エピタキ
シャル成長用マスクの第２層目をエッチングする工程
と、 前記選択エピタキシャル成長用マスクの第１層目をマス
クとして、選択的にゲート領域へのイオン注入を行う工
程とを有し、 表面の主電極となる不純物密度領域及びゲートの不純物
密度領域を自己整合的に形成することを特徴とする半導
体光電変換装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226904A JPH0828526B2 (ja) | 1985-10-14 | 1985-10-14 | 半導体光電変換装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226904A JPH0828526B2 (ja) | 1985-10-14 | 1985-10-14 | 半導体光電変換装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286879A JPS6286879A (ja) | 1987-04-21 |
| JPH0828526B2 true JPH0828526B2 (ja) | 1996-03-21 |
Family
ID=16852417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226904A Expired - Lifetime JPH0828526B2 (ja) | 1985-10-14 | 1985-10-14 | 半導体光電変換装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828526B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688370A (en) * | 1979-12-20 | 1981-07-17 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
| JPS5943581A (ja) * | 1982-09-03 | 1984-03-10 | Junichi Nishizawa | 半導体光電変換装置 |
| JPS59107578A (ja) * | 1982-12-11 | 1984-06-21 | Junichi Nishizawa | 半導体光電変換装置 |
-
1985
- 1985-10-14 JP JP60226904A patent/JPH0828526B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286879A (ja) | 1987-04-21 |
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