JPH0221340A - ファームウェアのデバッグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラミングされたプログラムに基づき各種
動作の制御を行う制御部を介してプログラム及びハード
ウェア設定の正誤を検出するファームウェアのデバッグ
方式に関し、 プログラムに基づき発行されたデータを直接制御部が読
み取れて効率的に容易にデバッグが出来るファームウェ
アのデバッグ方式を提供することを目的とし、 制御部と接続されるデータバスを介して発行されるデー
タバス信号をラッチして、そのチッチしたデータをアド
レスとして出力するラッチ部と、ラッチ部から出力する
ラッチデータをアドレスとして取り込み、データバス中
の信号に含まれるデータを書込むメモリ部と、メモリ部
と制御部との間でデータをデータバスを介して遣り取り
する双方向バッファ部と、ラッチ部から出力するラッチ
データを格納するレジスタ部とを備え、レジスタ部から
読み込んだデータバス信号と制？′ｌ１１部から発行さ
れたデータバス信号とを照合するように構成する。

〔産業上の利用分野〕

本発明は、マイクロプログラミングされたプログラムに
基づき各種動作の制御を行う制御部を介してプログラム
及びハードウェア設定の正誤を検出するファームウェア
のデバッグ方式に関する。

通常、プログラミングされたプログラムのデバッグは、
実際フィールドで使用するものと同等の試作機器を用い
て行う場合が多い。

特に、最近のようにプログラムを用いた制御部により各
種機器の制御を行う機会が多い場合、プログラムのデバ
ッグはより効率化することが望まれる。

〔従来の技術〕

第３図は従来例を説明するブロック図、第４図はメモリ
とＣＰＵとの関連を説明する図をそれぞれ示す。

第４図は制御部（以下ｃｐｕと称する）１とプログラム
メモリ　（ＲＯＭ）２とメモリ３　（ｉ）間の関係を示
すものである。尚、プログラムとプログラムに基づき制
御されるハードウェアとを合わせファームウェアとも称
している。

第３図はメモリ３（ｉ）を、例えば複数の表示用データ
を書込むための表示データメモリとし、ＣＰＵ１とはデ
ータバス（ａｌを介して接続されているものとする。

又、第４図に示すようにこのデータバス（ａｌはメモリ
３　（ｉ）へ接続されると共に、プログラムメモリ　（
ＲＯＭ）２とも接続されており、データバス（ａｌを介
してＣＰＵＩはプログラムを読込む。

このようなメモリ３　（ｉ）の構成は、データバス（ａ
）を介して受信するＣＰＵＩからの８ビツトからなるデ
ータバス信号を受信するバッファ回路３１０と、バッフ
ァ回路３１０で受信したデータバス信号を４分割（例え
ば、表示種類別）してラッチするラッチ回路３１１〜３
１４とからなるラッチ部３１と、 ラッチ回路３１１〜３１４にラッチしているデータバス
信号をアドレスとし、データバス（ａｌを介して入力す
るデータを書き込み記憶する書き込み可能で電気的消去
可能なＲＯＭ　（以下Ｅ”ＦＲＯＭと称する）３２０〜
３２４を備えるメモリ部３２と、 ＣＰＵＩとメモリ部３２との双方向に信号やデータの遣
り取りをするだめの双方向バッファ回路３３０．３３１
からなる双方向バッファ部３３とを具備している。

ＣＰＵ１はプログラムメモリ　（ＲＯＭ）２から読取っ
たプログラムに基づきランプ等を表示するための表示用
信号をデータバス信号としてデータバス（ａｌを通じて
メモリ３　（ｉ）に発行する。

このデータバス信号は４つのラッチ回路３１１〜３１４
ヘラツチされる。例えば、ラッチされる内容は４種類の
表示信号を個別にそれぞれのラッチ回路３１１〜３１４
ヘラソチする。

各ラッチ回路３１１〜３１４ヘラツチされたデータは、
メモリ部３２を構成する各ＥＥＰＲＯＭ３２０〜３２４
のリード／ライトアドレスとして使用され、双方向バッ
ファ回路３３０，３３１を介してＣＰＵ１からのデータ
を各ＥＥＦＲＯＭ３２０〜３２４ヘライトすることにな
る。

次に、ｃｐｕ　ｔは各ＥＥＰＲＯＭ３２０〜３２４ヘラ
イトしたデータをリードすることにより、プログラムメ
モリ２から読取ったプログラムに基づき指示した内容が
初期のものか否かを判断することにより、プログラムと
プログラムに基づき制御されるハードウェアとを合わせ
たファームウェアをデバッグすることとなる。

〔発明が解決しようとする課題〕

上述のように実際の機器と同等の試作機器を使用してフ
ァームウェアをデバッグする場合、プログラムメモリ　
（ＲＯＭ）２のプログラムに基づき表示信号を一部ラッ
チしアドレスに変換し、そのアドレスでデータをリード
／ライトした結果でしか判断出来ないため、もしデータ
誤りが検出されてもラッチしたアドレス信号の誤りか、
各Ｅ”　ＦＲＯＭ３２０〜３２４ヘリード／ライトした
時の誤りか切り分けし難く、これからファームウェアの
バグを見つけることは非常な困難を伴うことになる。

本発明は、プログラムに基づき発行されたデータを直接
制御部が読み取れて効率的に容易にデバッグが出来るフ
ァームウェアのデバッグ方式を提供することを目的とす
る。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１はマイクロ
プログラミングされたプログラムに基づきデータバス（
ａ）を介してデータバス信号を発行すると共に、レジス
タ部３４に格納した格納データバス信号をデータバス（
ａ）を介して直接読み込み、格納データバス信号と内部
から発行されたデータバス信号とを照合する制御部であ
り、 ３０（ｉ）は下記の機能ブロック３１〜３４を備えるメ
モリであり、 ３１は制御部ｌと接続されるデータバス（ａｌを介して
発行されるデータバス信号をラッチして、そのチッチし
たデータをアドレスとして出力するラッチ部であり、 ３２はラッチ部３１から出力するラッチデータをアドレ
スとして取り込み、制御部１と接続されるデータバス（
ａｌ中の信号に含まれるデータを書込むメモリ部であり
、 ３３はメモリ部３２と制御部ｌとの間でデータを遣り取
りする双方向バッファ部であり、３４はラッチ部３１か
ら出力するラッチデータを格納するレジスタ部であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作用〕

制御部１がプログラムメモリ２内プログラムに基づき発
行したデータバス信号をラッチ部３１にラッチし、その
ラッチデータをレジスタ部３４に直接格納し、制御部１
から直ちに読み出せるようにして、直接制御部１が発行
したデータバス信号をレジスタ部３４から読取り照合す
るようにすることにより、ファームウェアのデバッグが
より正確にしかも容易に実施することが可能となる。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。

第２図は本発明の詳細な説明するブロック図を示す。尚
、企図を通じて同一符号は同一対象物を示す。

第２図に示す本実施例は、８ビツトのデータを運ぶこと
が出来るデータバス（ａ）を介してＣＰＵＩ（第４図に
示す）と接続されるメモリ３０ａ　（ｉ）の構成を示す
。

このメモリ３０ａ　（ｉ）の実施例は第１図に示す機能
ブロック３１〜３３として、第３図で説明したものと同
一の内容を有するものとし、レジスタ部３４として、ラ
ッチ部３１内４つのラッチ回路３１１〜３１４と対応し
て設置されている４つのレジスタ回路３４０〜３４３を
有するものとする。

この４つのレジスタ回路３４０〜３４３は各ラッチ回路
３１１〜３１４にラッチされている例えば表示用信号を
メモリ部３２のアドレスとして送出する時に同時に格納
するものであり、例えばフリップフロップ回路等からな
っている。

４つのレジスタ回路３４０〜３４３はデータバス（ａｌ
と接続されてそのレジスタ回路３４０〜３４３の内容は
直接ＣＰＵ１から読み出され、又その内容は双方向バッ
ファ部３３を介してメモリ部３２に対してＣＰＵＩの制
御の基にリード／ライトすることが可能となる。

従って、ＣＰＵ　１はデータバス（ａｌを介して発行し
たデータバス信号をラッチし直接レジスタ回路３４０〜
３４３から読み出し、この読出されたデータバス信号と
ＣＰＵＩから発行されたデータバス信号との２つのデー
タバス信号を直接照合することが可能となる。

又、メモリ部３２へのライトデータとメモリ部３２から
のリードデータも照合することが可能となる。よって、
ファームウェアのデバッグを容易に実行することが可能
となり、しかもデバッグ効率の向上を図ることが可能と
なる。

〔発明の効果〕

以上のような本発明によれば、ファームウェアのデバッ
グの効率を上げることが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、第４図はメモリとＣＰＵとの関連
を説明する図、をそれぞれ示す。 図において、 １はＣＰＵ、　　　　　２はプログラムメモリ、３（ｉ
）、３０（ｉ）、３０ａ（ｉ）　　はメモリ、３１はラ
ッチ部、　　　３２はメモリ部、３３は双方向バッファ
部、 ３４はレジスタ部、 ３１０はバッファ回路、３１１〜３１４はラッチ回路、
３２０〜３２４はＥＥＰＲＯＭ。 ３３０．３３１は双方向バッファ回路、３４０〜３４３
はレジスタ回路、 をそれぞれ示す。 メモリとＣＰＵとの関連を説明する同 第４図 本発明の詳細な説明するブロック図 第１図

Claims (1)

1. 【特許請求の範囲】 制御部（１）と接続されるデータバス（（ａ））を介し
   て発行されるデータバス信号をラッチして、そのチッチ
   したデータをアドレスとして出力するラッチ部（３１）
   と、 前記ラッチ部（３１）から出力するラッチデータをアド
   レスとして取り込み、前記データバス（（ａ））中の信
   号に含まれるデータを書込むメモリ部（３２）と、 前記メモリ部（３２）と前記制御部（１）との間でデー
   タを前記データバス（（ａ））を介して遣り取りする双
   方向バッファ部（３３）と、 前記ラッチ部（３１）から出力するラッチデータを格納
   するレジスタ部（３４）とを備え、前記制御部（１）が
   プログラムメモリ（２）に格納するマイクロプログラミ
   ングされたプログラムに基づき前記データバス（（ａ）
   ）を介して発行される該データバス信号を前記ラッチ部
   （３１）でラッチし、そのラッチデータを前記レジスタ
   部（３４）へ格納し、 前記制御部（１）は前記レジスタ部（３４）に格納した
   該データバス信号を前記データバス（（ａ））を介して
   読み込み、読み込んだ該データバス信号と前記制御部（
   １）から発行されたデータバス信号とを照合することを
   特徴とするファームウェアのデバッグ方式。