JPH0830730B2 - 半導体集積回路内のテストモード設定回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理回路等を含む半導体集積回路内のテス
トモード設定回路に関し、特に一つのテストモード設定
回路によって、テストモード設定信号を発生する半導体
集積回路内のテストモード設定回路に関する。

［従来の技術］ 従来半導体集積回路の製造において、製造工程におい
て、内部論理回路等の点検を行うために、テストモード
設定回路を同じ半導体集積回路の中に設けて、このテス
トモード設定回路を外部から制御して、いろいろなテス
トモード信号を発生させている。

このテストモード信号を、内部論理回路等に入力させ
て、その応答状態から正常／異常の判定や異常部分の探
求に応用されており、今日、半導体集積回路全盛の時代
においては、複雑な半導体集積回路を効率的に大量生産
するために、必須の回路となっている。

次に回路図を用いて半導体集積回路内の従来のテスト
モード設定回路を説明する。

従来の回路を第３図に示す。

回路構成説明： 第３図において、半導体集積回路１は、入力端子Ａと
内部の論理回路５と出力端子Ｂと中間電位検出手段２か
ら構成される。

中間電位検出手段２は、高レベルしきい値インバータ
21と低レベルしきい値インバータ22とインバータ23とAN
D24から構成され、テストモード設定信号を出力するテ
ストモード設定回路である。

インバータ21〜23の入力電圧と論理レベルの関係を第
４図に示す。

回路動作説明： この半導体集積回路の内部論理回路のテストモード設定
を行う場合； 入力端子Ａには、通常の論理レベル信号（１又は０）
とは異なるレベルの信号を入力端子Ａに入力する。

つまり、論理入力端子とテストモード設定用信号入力
端子を入力端子Ａで共用して入力され、入力端子Ａに中
間電位の信号（1/2 Ｖ）が入力された場合は、テスト
モード設定回路が動作され、中間電位以外の論理レベル
信号が入力された場合は、通常の内部論理回路が正常に
動作される。

入力端子Ａに、中間電位信号が入力されると、テスト
モード設定回路２の、高レベルしきい値インバータ21
（しきい値電圧＞1/2 Ｖ）と低レベルしきい値インバ
ータ22（しきい値電圧＜1/2 Ｖ）に入力される。

高レベルしきい値インバータ21は、中間電位信号が入
力されると、入力電位がしきい値電圧よりも低いため
に、論理レベル０と判定され、出力は反転されて論理レ
ベル１信号が、AND24に出力される。

低レベルしきい値インバータは22は、中間電位信号が
入力されると、入力電位がしきい値電圧よりも高いため
に、論理レベル１と判定され、出力は反転されて論理レ
ベル０信号が、インバータ23に出力される。

インバータ23に入力された、論理レベル０信号は反転
されて論理１信号が、AND24に出力される。

AND24は、高レベルしきい値インバータ21から出力さ
れた論理レベル１信号と、インバータ23から出力された
論理レベル１信号との、AND24を行って、論理レベル１
の出力信号Ｃが出力される。

この出力信号Ｃがテストモード設定信号として内部テ
スト回路へ使用される。もし、AND24の出力が論理レベ
ル０の場合は、テストモードにはされない。

以上がテストモード設定回路２がテストモードとして
動作される場合を示した。

この回路で設定されるテストモード設定信号の状態は
１つしか出力し得ない、つまり、論理出力０の時は、否
テストモード設定の状態であり、１の時は、１つのテス
トモード設定状態を表す。

［発明が解決しようとする課題］ 従来の回路では、テストモード設定信号が１種類し
か、出力できないためテストできる範囲が限定されてし
まっていた。

いろいろなモードでテストするために、複数の異なる
テストモード設定信号が発生できる回路が望まれてい
た。

本発明の目的は、半導体集積回路のテストモード設定
回路で複数の異なるテストモード設定信号が発生できる
ようにしたテストモード設定回路を提供することにあ
る。

［課題を解決するための手段］ 本発明は、以上の課題に鑑み、目的を達成するため
に、従来のテストモード設定回路に改良を加えた。

つまり、 クロック入力に応じて記憶内容が順次変化する多段レ
ジスタを含む半導体集積回路において、内部論理回路用
テストモード信号を発生する半導体集積回路内のテスト
モード設定回路であって、内部論理回路用の入力端子に
入力される論理１レベル信号と論理０レベル信号との間
の中間電位を検出する中間電位検出手段と、前記中間電
位検出手段から出力される検出信号によって、クロック
入力を可能とし、且つ前記多段レジスタの最終段から出
力される信号を入力するテストモード設定用フリップフ
ロップと、前記フリップフロップから出力される信号
と、前記多段レジスタの各段のレジスタからの出力に応
じてテストモード信号を出力するテストモード選択手段
と、を含むことを特徴とし、更に、前記中間電位検出手
段の入力が接続される内部論理回路用の入力端子に、中
間電位以外の論理レベル信号電位が加わった場合に、前
記中間電位検出手段から出力される信号によって前記フ
リップフロップをリセットする手段、 を含むことを特徴とする。

［作用］ 本発明においては、半導体集積回路内の論理回路の多
段レジスタを利用し、多段レジスタの出力を使って、対
応するテストモード設定信号を発生する。つまり、多段
レジスタの段数が多いほどテストモード設定信号の種類
も多く発生できる。

［実施例］ 以下、本発明の実施例を説明する。

第１図は、本発明の一実施例を示す回路図である。

回路構成説明： 第１図において、半導体集積回路１は、入力端子Ａ、
Ｃ、Ｄと、内部論理回路５と、テストモード設定回路８
で構成される。

テストモード設定回路８は、中間電位検出手段２と、
AND3と、インバータ７と、フリップフロップ４と、テス
トモード選択手段６で構成される。

中間電位検出手段２は、従来と同じ回路で構成され、
高レベルしきい値インバータ21と、低レベルしきい値イ
ンバータ22と、インバータ23と、AND24で構成される。

テストモード選択手段６は、AND61〜64で構成され
る。

内部論理回路５は、レジスタ51〜54を含み、それぞれ
のレジスタから、出力がテストモード選択手段６へ出力
され、最終段のレジスタ出力はフリップフロップ４へも
出力される。

入力端子Ｃに入力されたクロックは、レジスタ51〜54
に並行して出力されると共に、中間電位検出手段２から
出力された論理１信号（テストモードに設定するための
信号）によって、AND13でゲートされて、フリップフロ
ップ４に出力される。

フリップフロップ４から出力された信号が、テストモ
ード選択手段のAND61〜64に出力され、この信号によっ
て、レジスタ51〜54から出力された信号がANDゲートさ
れて出力される。

回路動作説明： 第１図において、 テストモード設定を行う場合； 入力端子Ａには、データが入力され、入力端子Ｃに
は、クロックが入力され、入力端子Ｄには、中間電位が
入力される。

テストモード設定中は、入力端子Ｄには中間電位を入
力する必要がある。

以上の準備ができると、テストモード設定信号発生の
動作に入る。

つまり、第２図に示すタイミングチャート（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）の動作が行われ、最終的に第１
図のテスト１、２、３、４から異なる組合わせのテスト
モード設定信号が出力される。

入力端子Ｄに中間電位が入力されると、中間電位検出
手段２は従来の動作が行われ、論理レベル１がAND3に出
力される。

この論理レベル１出力によって、AND3で、入力端子Ｃ
に入力されたクロックが、ANDされて、入力クロックが
フリップフロップ４へ出力される。

入力端子Ａに入力されたデータは、レジスタ51に入力
され、入力クロックに対応してシフトされたデータが、
レジスタ52へ出力される。

以下レジスタ53〜54においても同様にデータがシフト
されて、それぞれ出力データはテストモード選択手段６
のAND61〜64へ出力される。

最終段のレジスタ54から出力されたデータは、フリッ
プフロップ４へも出力される。

フリップフロップ４は、レジスタ54から出力されたデ
ータが、AND3から出力されたクロックによって、インバ
ータ７から出力される信号が論理レベル０の時に、移送
されてAND61〜64へ出力される。

ここで入力データとクロックとレジスタ51〜54出力と
フリップフロップ４出力の関係を第２図（Ａ）に示す。

第２図（Ａ）において、クロックの５番目にテスト信
号発生用パルスがフリップフロップ４からAND61〜64へ
出力され、それぞれAND出力として、（テスト１出力、
テスト２出力、テスト３出力、テスト４出力）は（１、
０、０、０）という信号が出力される。

また入力データを変更すると、第２図（Ｂ）において
は、（０、１、０、０）という信号が出力され、第２図
（Ｃ）においては、（０、０、１、０）という信号が出
力され、第２図（Ｄ）においては、（０、０、０、１）
という信号が出力される。

このように、入力データが変更されることによって、
異なる複数のテストモード設定信号が発生される。

このようにして発生されたテスト信号によって、モー
ドの異なるテストデータを発生し、内部論理回路をテス
トする信号として使用される。

テストモード設定を行わない場合； 入力端子Ａ、Ｃ、Ｄには通常の論理レベル信号（１、
０）を入力することによって、内部論理回路を動作させ
ることができる。

また、テストモード設定回路８においては、入力端子
Ｄの入力論理レベルが、０又は１の場合、中間電位検出
手段２の出力が論理レベル０にされるため、インバータ
７出力が論理レベル１とされ、この出力でフリップフロ
ップ４がリセットされることによって、フリップフロッ
プ４からも出力されないため、テストモード設定信号は
出力されない。

［発明の効果］ 以上説明したように、本発明によれば、 内部回路のレジスタ等を利用して、テストモード設定
回路で組合わせのことなる信号を発生できるので、異な
るパターンの信号で内部回路をテストすることができ
る。

よって半導体集積回路の信頼性品質の向上と維持及び
経済性に著しい貢献を与えることは明らかである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、 第２図はタイミングチャート、 第３図は従来の回路図、 第４図は、インバータ21〜22の入力電圧と論理レベルの
定義を示す図である。 １……半導体集積回路 ２……中間電位検出手段 3,24,61〜64……AND ４……フリップフロップ ５……内部論理回路 ６……テストモード選択手段 7,23……インバータ ８……テストモード設定回路 21……高レベルしきい値インバータ 22……低レベルしきい値インバータ 51〜54……レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】クロック入力に応じて記憶内容が順次変化
   する多段レジスタを含む半導体集積回路において、内部
   論理回路用テストモード信号を発生する半導体集積回路
   内のテストモード設定回路であって、 内部論理回路用の入力端子に入力される論理１レベル信
   号と論理０レベル信号との間の中間電位を検出する中間
   電位検出手段と、 前記中間電位検出手段から出力される検出信号によっ
   て、クロック入力を可能とし、且つ前記多段レジスタの
   最終段から出力される信号を入力するテストモード設定
   用フリップフロップと、 前記フリップフロップから出力される信号と、前記多段
   レジスタの各段のレジスタからの出力に応じてテストモ
   ード信号を出力するテストモード選択手段と、 を含むことを特徴とする半導体集積回路内のテストモー
   ド設定回路。
2. 【請求項２】請求項（１）において、 前記中間電位検出手段の入力が接続される内部論理回路
   用の入力端子に、中間電位以外の論理レベル信号電位が
   加わった場合に、前記中間電位検出手段から出力される
   信号によって前記フリップフロップをリセットする手
   段、 を含むことを特徴とする半導体集積回路内のテストモー
   ド設定回路。