JPH08307586A - ファクシミリ装置及びその制御方法 - Google Patents
ファクシミリ装置及びその制御方法Info
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- JPH08307586A JPH08307586A JP7111974A JP11197495A JPH08307586A JP H08307586 A JPH08307586 A JP H08307586A JP 7111974 A JP7111974 A JP 7111974A JP 11197495 A JP11197495 A JP 11197495A JP H08307586 A JPH08307586 A JP H08307586A
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Abstract
(57)【要約】
【目的】 外部装置からのデータ転送のタイミングを制
御することにより、他の処理を確実に行えるファクシミ
リ装置及びその制御方法を提供する。 【構成】 ホスト・コンピュータ１とバイセントロＩ／
Ｆを介してデータ転送を行う際に、オペレータがオペレ
ーションパネル回路８からＤＬＹ回路７に所定の遅延値
を設定し、その遅延値によってＤＭＡ回路４から出力さ
れるＨＬＤＲＱ１信号が遅らされ、ＨＬＤＲＱ２信号と
してＣＰＵ回路５に出力されることにより、ＣＰＵ回路
５では遅延値だけ他の処理を行うことができる。
御することにより、他の処理を確実に行えるファクシミ
リ装置及びその制御方法を提供する。 【構成】 ホスト・コンピュータ１とバイセントロＩ／
Ｆを介してデータ転送を行う際に、オペレータがオペレ
ーションパネル回路８からＤＬＹ回路７に所定の遅延値
を設定し、その遅延値によってＤＭＡ回路４から出力さ
れるＨＬＤＲＱ１信号が遅らされ、ＨＬＤＲＱ２信号と
してＣＰＵ回路５に出力されることにより、ＣＰＵ回路
５では遅延値だけ他の処理を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばインタフェース
を介して外部装置と接続されたファクシミリ装置及びそ
の制御方法に関するものである。
を介して外部装置と接続されたファクシミリ装置及びそ
の制御方法に関するものである。
【０００２】
【従来の技術】一般的なインタフェースであるバイセン
トロＩ／Ｆに接続されたホスト・コンピュータとファク
シミリ装置の間のデータ転送において、ホスト・コンピ
ュータからファクシミリ装置に対するバイト単位のデー
タ転送は以下の通りである。
トロＩ／Ｆに接続されたホスト・コンピュータとファク
シミリ装置の間のデータ転送において、ホスト・コンピ
ュータからファクシミリ装置に対するバイト単位のデー
タ転送は以下の通りである。
【０００３】図１は、バイセントロＩ／Ｆによりホスト
・コンピュータとデータ転送を行うファクシミリ装置の
概略ブロック図である。尚、図１では、データ転送に関
する部分のみを示しており、その他の構成については省
略するが、ファクシミリ装置として機能する基本的な構
成を備えていることは言うまでもない。
・コンピュータとデータ転送を行うファクシミリ装置の
概略ブロック図である。尚、図１では、データ転送に関
する部分のみを示しており、その他の構成については省
略するが、ファクシミリ装置として機能する基本的な構
成を備えていることは言うまでもない。
【０００４】即ち、図１に示すように、ホスト・コンピ
ュータ１からファクシミリ装置２に対してデータ転送要
求が送られてくると、ファクシミリ装置２内のバイセン
トロ制御回路３からＤＭＡ回路４に対してＤＭＡリクエ
スト信号が出力される。この信号により、ＤＭＡ回路４
からファクシミリ装置２全体を制御するＣＰＵ回路５に
対して動作停止要求信号が出力され、ＣＰＵ回路５の動
作が停止する。ここでホスト・コンピュータ１から１バ
イトのデータが送られてくると、そのデータはＤＭＡ回
路４からメモリ回路６に書き込まれる。そして、書き込
みが終了すると、ＤＭＡ回路４からＣＰＵ回路５に対し
て動作停止要求信号が解除され、ＣＰＵ回路５が再起動
される。これにより、ホスト・コンピュータ１からファ
クシミリ装置２への１バイトのデータ転送のサイクルが
終了する。
ュータ１からファクシミリ装置２に対してデータ転送要
求が送られてくると、ファクシミリ装置２内のバイセン
トロ制御回路３からＤＭＡ回路４に対してＤＭＡリクエ
スト信号が出力される。この信号により、ＤＭＡ回路４
からファクシミリ装置２全体を制御するＣＰＵ回路５に
対して動作停止要求信号が出力され、ＣＰＵ回路５の動
作が停止する。ここでホスト・コンピュータ１から１バ
イトのデータが送られてくると、そのデータはＤＭＡ回
路４からメモリ回路６に書き込まれる。そして、書き込
みが終了すると、ＤＭＡ回路４からＣＰＵ回路５に対し
て動作停止要求信号が解除され、ＣＰＵ回路５が再起動
される。これにより、ホスト・コンピュータ１からファ
クシミリ装置２への１バイトのデータ転送のサイクルが
終了する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例では、ＤＭＡ回路によりホスト・コンピュータから
データ転送が行われる毎に、ファクシミリ装置全体を制
御するＣＰＵ回路の動作が停止してしまうため、特にバ
イセントロＩ／Ｆのデータ転送速度が遅いホスト・コン
ピュータからのデータ転送の場合、ＣＰＵ回路の停止時
間が長くなることにより、ＰＳＴＮ回線やＩＳＤＮ回線
に対する通信制御など、ＣＰＵ回路によるファクシミリ
装置のシステム制御動作が遅くなるか、若しくは間に合
わなくなるという欠点があった。
来例では、ＤＭＡ回路によりホスト・コンピュータから
データ転送が行われる毎に、ファクシミリ装置全体を制
御するＣＰＵ回路の動作が停止してしまうため、特にバ
イセントロＩ／Ｆのデータ転送速度が遅いホスト・コン
ピュータからのデータ転送の場合、ＣＰＵ回路の停止時
間が長くなることにより、ＰＳＴＮ回線やＩＳＤＮ回線
に対する通信制御など、ＣＰＵ回路によるファクシミリ
装置のシステム制御動作が遅くなるか、若しくは間に合
わなくなるという欠点があった。
【０００６】本発明は、上記課題を解決するために成さ
れたもので、外部装置からのデータ転送のタイミングを
制御することにより、他の処理を確実に行えるファクシ
ミリ装置及びその制御方法を提供することを目的とす
る。
れたもので、外部装置からのデータ転送のタイミングを
制御することにより、他の処理を確実に行えるファクシ
ミリ装置及びその制御方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるファクシミリ装置の制御方法は以下の
工程を有する。
に、本発明によるファクシミリ装置の制御方法は以下の
工程を有する。
【０００８】即ち、インタフェースを介して外部装置と
接続されたファクシミリ装置の制御方法において、外部
装置とインタフェースを介してデータ転送を行うデータ
転送工程と、前記データ転送工程によるデータ転送のタ
イミングを制御する制御工程とを有する。
接続されたファクシミリ装置の制御方法において、外部
装置とインタフェースを介してデータ転送を行うデータ
転送工程と、前記データ転送工程によるデータ転送のタ
イミングを制御する制御工程とを有する。
【０００９】また、上記目的を達成するために、本発明
のファクシミリ装置は以下の工程を備える。
のファクシミリ装置は以下の工程を備える。
【００１０】即ち、インタフェースを介して外部装置と
接続されたファクシミリ装置において、外部装置とイン
タフェースを介してデータ転送を行うデータ転送手段
と、前記データ転送手段によるデータ転送のタイミング
を制御する制御手段とを備える。
接続されたファクシミリ装置において、外部装置とイン
タフェースを介してデータ転送を行うデータ転送手段
と、前記データ転送手段によるデータ転送のタイミング
を制御する制御手段とを備える。
【００１１】
【作用】かかる構成において、外部装置とインタフェー
スを介してデータ転送を行う際に、そのデータ転送のタ
イミングを制御するように動作する。
スを介してデータ転送を行う際に、そのデータ転送のタ
イミングを制御するように動作する。
【００１２】
【実施例】以下、図面を参照しながら本発明に係る好適
な一実施例を詳細に説明する。
な一実施例を詳細に説明する。
【００１３】図２は、本実施例におけるファクシミリ装
置の構成を示すブロック図である。図において、１はバ
イセントロＩ／Ｆの機能を有するパーソナル・コンピュ
ータ（パソコン）や、ワーク・ステーション等のホスト
・コンピュータであり、バイセントロＩ／Ｆによりファ
クシミリ装置とデータ交換を行う。２はファクシミリ装
置であり、バイセントロＩ／Ｆを介してホスト・コンピ
ュータ１と接続され、データの交換を行う。また、ファ
クシミリ装置２は以下の回路を内蔵している。図２で
は、データ転送に関する部分のみを示しており、その他
の構成については省略するが、ファクシミリ装置として
機能する基本的な構成を備えていることは言うまでもな
い。
置の構成を示すブロック図である。図において、１はバ
イセントロＩ／Ｆの機能を有するパーソナル・コンピュ
ータ（パソコン）や、ワーク・ステーション等のホスト
・コンピュータであり、バイセントロＩ／Ｆによりファ
クシミリ装置とデータ交換を行う。２はファクシミリ装
置であり、バイセントロＩ／Ｆを介してホスト・コンピ
ュータ１と接続され、データの交換を行う。また、ファ
クシミリ装置２は以下の回路を内蔵している。図２で
は、データ転送に関する部分のみを示しており、その他
の構成については省略するが、ファクシミリ装置として
機能する基本的な構成を備えていることは言うまでもな
い。
【００１４】３はバイセントロ制御回路であり、バイセ
ントロＩ／Ｆを介して外部のホスト・コンピュータ１と
接続され、公知のデータ転送手順に従ってデータ転送を
制御する。４はＤＭＡ回路であり、後述するＣＰＵ回路
による制御に従ってホスト・コンピュータ１と交換する
データ情報のホスト・コンピュータ１に対する入出力制
御や後述するメモリ回路に対するリード・ライト制御を
行う。５はＣＰＵ回路であり、ファクシミリ装置１全体
を制御する。６はメモリ回路であり、ホスト・コンピュ
ータ１とバイセントロＩ／Ｆを介して転送されてくるデ
ータ情報を蓄積する。７はＤＬＹ回路であり、ＣＰＵ回
路５からのＤＬＹ制御信号に応じてＤＭＡ回路４から出
力されたＨＬＤＲＱ１信号を遅延させ、ＨＬＤＲＱ２信
号として出力する。８はオペレーションパネル回路であ
り、オペレータにより設定された遅延値をＤＬＹ値設定
信号として出力する。そして、この遅延値はＣＰＵ回路
５からＤＬＹ制御信号としてＤＬＹ回路７に出力され
る。
ントロＩ／Ｆを介して外部のホスト・コンピュータ１と
接続され、公知のデータ転送手順に従ってデータ転送を
制御する。４はＤＭＡ回路であり、後述するＣＰＵ回路
による制御に従ってホスト・コンピュータ１と交換する
データ情報のホスト・コンピュータ１に対する入出力制
御や後述するメモリ回路に対するリード・ライト制御を
行う。５はＣＰＵ回路であり、ファクシミリ装置１全体
を制御する。６はメモリ回路であり、ホスト・コンピュ
ータ１とバイセントロＩ／Ｆを介して転送されてくるデ
ータ情報を蓄積する。７はＤＬＹ回路であり、ＣＰＵ回
路５からのＤＬＹ制御信号に応じてＤＭＡ回路４から出
力されたＨＬＤＲＱ１信号を遅延させ、ＨＬＤＲＱ２信
号として出力する。８はオペレーションパネル回路であ
り、オペレータにより設定された遅延値をＤＬＹ値設定
信号として出力する。そして、この遅延値はＣＰＵ回路
５からＤＬＹ制御信号としてＤＬＹ回路７に出力され
る。
【００１５】図３は、本実施例におけるＤＬＹ回路の構
成を示す図である。また、図４は、本実施例におけるＤ
ＬＹ回路の動作を示すタイムチャートである。
成を示す図である。また、図４は、本実施例におけるＤ
ＬＹ回路の動作を示すタイムチャートである。
【００１６】図３において、１１は１６ビットのカウン
タであり、１２はＪ−Ｋ・フリップフロップ（ＦＦ）で
ある。ここで、カウンタ１１にはＣＰＵ回路５からのＤ
ＬＹ制御信号（Ｄ０〜Ｄ３）が遅延値として設定され
る。つまり、ＤＭＡ回路４からのＨＬＤＲＱ１信号がデ
ィアクティブ状態の場合、Ｄ０〜Ｄ３がカウンタ１１に
ロードされ、Ｊ−Ｋ・ＦＦ１２はリセット状態である。
タであり、１２はＪ−Ｋ・フリップフロップ（ＦＦ）で
ある。ここで、カウンタ１１にはＣＰＵ回路５からのＤ
ＬＹ制御信号（Ｄ０〜Ｄ３）が遅延値として設定され
る。つまり、ＤＭＡ回路４からのＨＬＤＲＱ１信号がデ
ィアクティブ状態の場合、Ｄ０〜Ｄ３がカウンタ１１に
ロードされ、Ｊ−Ｋ・ＦＦ１２はリセット状態である。
【００１７】その後、ホスト・コンピュータ１よりデー
タ転送要求が発生し、ＨＬＤＲＱ１信号がアクティブに
なると、カウンタ１１は動作を開始し、Ｊ−Ｋ・ＦＦ１
２はリセットが解除される。そして、カウンタ１１がＤ
０〜Ｄ３で設定された値だけＣＬＫ信号をカウントする
と、カウンタ１１からＣＡＲＲＹ信号が出力される。こ
れにより、Ｊ−Ｋ・ＦＦ１２が次のＣＬＫ信号でこのＣ
ＡＲＲＹ信号をラッチし、ＨＬＤＲＱ２信号がＣＰＵ回
路５に出力される。
タ転送要求が発生し、ＨＬＤＲＱ１信号がアクティブに
なると、カウンタ１１は動作を開始し、Ｊ−Ｋ・ＦＦ１
２はリセットが解除される。そして、カウンタ１１がＤ
０〜Ｄ３で設定された値だけＣＬＫ信号をカウントする
と、カウンタ１１からＣＡＲＲＹ信号が出力される。こ
れにより、Ｊ−Ｋ・ＦＦ１２が次のＣＬＫ信号でこのＣ
ＡＲＲＹ信号をラッチし、ＨＬＤＲＱ２信号がＣＰＵ回
路５に出力される。
【００１８】次に、ホスト・コンピュータ１からのデー
タ転送が終了し、データ転送要求がディアクティブにな
ると、ＨＬＤＲＱ１信号もディアクティブとなり、Ｊ−
Ｋ・ＦＦ１２にリセットがかかり、ＨＬＤＲＱ２信号も
ディアクティブとなる。
タ転送が終了し、データ転送要求がディアクティブにな
ると、ＨＬＤＲＱ１信号もディアクティブとなり、Ｊ−
Ｋ・ＦＦ１２にリセットがかかり、ＨＬＤＲＱ２信号も
ディアクティブとなる。
【００１９】次に、本実施例のバイセントロＩ／Ｆによ
るデータ転送の動作について以下に説明する。
るデータ転送の動作について以下に説明する。
【００２０】図５は、本実施例によるデータ転送の動作
を示すフローチャートである。まず、ステップＳ１０１
において、オペレータによってホスト・コンピュータ１
とのバイセントロＩ／Ｆの転送速度に応じた信号遅延値
がオペレーションパネル回路８から入力されると、ＣＰ
Ｕ回路６はその信号遅延値をＤＬＹ値設定信号として入
力する。そして、ステップＳ１０２において、ＤＬＹ回
路７にＤＬＹ制御信号として出力し、ＤＬＹ値を設定す
る。
を示すフローチャートである。まず、ステップＳ１０１
において、オペレータによってホスト・コンピュータ１
とのバイセントロＩ／Ｆの転送速度に応じた信号遅延値
がオペレーションパネル回路８から入力されると、ＣＰ
Ｕ回路６はその信号遅延値をＤＬＹ値設定信号として入
力する。そして、ステップＳ１０２において、ＤＬＹ回
路７にＤＬＹ制御信号として出力し、ＤＬＹ値を設定す
る。
【００２１】次に、ステップＳ１０３において、バイセ
ントロＩ／Ｆを介してバイセントロ制御回路３がホスト
・コンピュータ１からデータ転送要求を受信すると、Ｄ
ＭＡ回路４に対してＤＭＡリクエスト信号を出力し、デ
ータのＤＭＡ転送を要求する。そして、ステップＳ１０
４において、ＤＭＡ回路４がＤＭＡリクエスト信号を入
力すると、ＤＬＹ回路７に対してＨＬＤＲＱ１信号を出
力する。ここでＤＬＹ回路７によって上述したように、
設定された遅延値だけＨＬＤＲＱ２信号の出力が遅らさ
れてＣＰＵ回路５に出力される。一方、ＣＰＵ回路５で
はＨＬＤＲＱ２信号の入力により、動作を停止し、動作
停止状態をＨＬＤＡＫ信号としてＤＭＡ回路４に出力す
る。
ントロＩ／Ｆを介してバイセントロ制御回路３がホスト
・コンピュータ１からデータ転送要求を受信すると、Ｄ
ＭＡ回路４に対してＤＭＡリクエスト信号を出力し、デ
ータのＤＭＡ転送を要求する。そして、ステップＳ１０
４において、ＤＭＡ回路４がＤＭＡリクエスト信号を入
力すると、ＤＬＹ回路７に対してＨＬＤＲＱ１信号を出
力する。ここでＤＬＹ回路７によって上述したように、
設定された遅延値だけＨＬＤＲＱ２信号の出力が遅らさ
れてＣＰＵ回路５に出力される。一方、ＣＰＵ回路５で
はＨＬＤＲＱ２信号の入力により、動作を停止し、動作
停止状態をＨＬＤＡＫ信号としてＤＭＡ回路４に出力す
る。
【００２２】次に、ステップＳ１０５において、ＤＭＡ
回路４がホスト・コンピュータ１→バイセントロ制御回
路３→ＤＭＡ回路４→メモリ回路６のパスにより、ホス
ト・コンピュータ１からの転送データをメモリ回路６に
書き込む。そして、データの書き込みを終了すると、ス
テップＳ１０６に進み、ＨＬＤＲＱ１信号をディアクテ
ィブにし、ＣＰＵ回路５の動作・停止を解除し、ＣＰＵ
回路５が再起動する。これにより、１バイトのデータ転
送が終了する。
回路４がホスト・コンピュータ１→バイセントロ制御回
路３→ＤＭＡ回路４→メモリ回路６のパスにより、ホス
ト・コンピュータ１からの転送データをメモリ回路６に
書き込む。そして、データの書き込みを終了すると、ス
テップＳ１０６に進み、ＨＬＤＲＱ１信号をディアクテ
ィブにし、ＣＰＵ回路５の動作・停止を解除し、ＣＰＵ
回路５が再起動する。これにより、１バイトのデータ転
送が終了する。
【００２３】このように、ＤＬＹ回路７に遅延値Ｔｘが
設定されると、ＨＬＤＲＱ１信号に対してＨＬＤＲＱ２
信号の出力が遅延値Ｔｘだけ遅延され、結果として、Ｃ
ＰＵ回路５の動作時間がＴｘ増加し、ファクシミリ装置
２のシステム制御を行う時間を確保することができる。
設定されると、ＨＬＤＲＱ１信号に対してＨＬＤＲＱ２
信号の出力が遅延値Ｔｘだけ遅延され、結果として、Ｃ
ＰＵ回路５の動作時間がＴｘ増加し、ファクシミリ装置
２のシステム制御を行う時間を確保することができる。
【００２４】また、遅延値Ｔｘを可変とし、オペレーシ
ョンパネル回路８から設定することにより、バイセント
ロＩ／Ｆの転送速度が異なるホスト・コンピュータ１と
接続された場合にも、転送速度を変化させることが可能
となり、ファクシミリ装置２のシステム制御動作を最適
に制御することができる。
ョンパネル回路８から設定することにより、バイセント
ロＩ／Ｆの転送速度が異なるホスト・コンピュータ１と
接続された場合にも、転送速度を変化させることが可能
となり、ファクシミリ装置２のシステム制御動作を最適
に制御することができる。
【００２５】更に、上述のＤＬＹ回路７は、ファクシミ
リ装置２内のホスト・コンピュータ１とバイセントロ制
御回路３との間のデータ転送要求信号若しくはバイセン
トロ制御回路３とＤＭＡ回路４との間のＤＭＡリクエス
ト信号に挿入しても良い。
リ装置２内のホスト・コンピュータ１とバイセントロ制
御回路３との間のデータ転送要求信号若しくはバイセン
トロ制御回路３とＤＭＡ回路４との間のＤＭＡリクエス
ト信号に挿入しても良い。
【００２６】以上説明したように、本実施例によれば、
バイセントロＩ／Ｆの機能を有するファクシミリ装置に
おいて、バイセントロＩ／Ｆのデータ転送を行うＤＭＡ
回路から、ＣＰＵ回路へのＨＬＤＲＱ１信号を遅延させ
るＤＬＹ回路及びＤＬＹ回路における信号の遅延値をオ
ペレーション・パネル回路から入力し、設定する手段を
設けることにより、バイセントロＩ／Ｆの転送速度が異
なるホスト・コンピュータと接続された場合にもＣＰＵ
回路のファクシミリ装置におけるシステム制御動作を保
障することができる。
バイセントロＩ／Ｆの機能を有するファクシミリ装置に
おいて、バイセントロＩ／Ｆのデータ転送を行うＤＭＡ
回路から、ＣＰＵ回路へのＨＬＤＲＱ１信号を遅延させ
るＤＬＹ回路及びＤＬＹ回路における信号の遅延値をオ
ペレーション・パネル回路から入力し、設定する手段を
設けることにより、バイセントロＩ／Ｆの転送速度が異
なるホスト・コンピュータと接続された場合にもＣＰＵ
回路のファクシミリ装置におけるシステム制御動作を保
障することができる。
【００２７】上述した実施例では、バイセントロＩ／Ｆ
を例に説明したが、本発明はこれに限定されるものでは
なく、他のインタフェースによって接続されたファクシ
ミリ装置に適用しても同様な効果が得られる。
を例に説明したが、本発明はこれに限定されるものでは
なく、他のインタフェースによって接続されたファクシ
ミリ装置に適用しても同様な効果が得られる。
【００２８】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、システム或いは装置にプログラムを
供給することによって達成される場合にも適用できるこ
とは言うまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、システム或いは装置にプログラムを
供給することによって達成される場合にも適用できるこ
とは言うまでもない。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
インタフェースを介して行われる外部装置とのデータ転
送のタイミングを制御することにより、他の処理を確実
に行うことが可能となる。
インタフェースを介して行われる外部装置とのデータ転
送のタイミングを制御することにより、他の処理を確実
に行うことが可能となる。
【００３０】
【図１】バイセントロＩ／Ｆによりホスト・コンピュー
タとデータ転送を行う一般的なファクシミリ装置の概略
ブロック図である。
タとデータ転送を行う一般的なファクシミリ装置の概略
ブロック図である。
【図２】本実施例におけるファクシミリ装置の構成を示
すブロック図である。
すブロック図である。
【図３】本実施例におけるＤＬＹ回路の構成を示す図で
ある。
ある。
【図４】本実施例におけるＤＬＹ回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図５】本実施例によるデータ転送の動作を示すフロー
チャートである。
チャートである。
１ ホスト・コンピュータ ２ ファクシミリ装置 ３ バイセントロ制御回路 ４ ＤＭＡ回路 ５ ＣＰＵ回路 ６ メモリ回路 ７ ＤＬＹ回路 ８ オペレーション・パネル回路
Claims (8)
- 【請求項１】 インタフェースを介して外部装置と接続
されたファクシミリ装置において、 外部装置とインタフェースを介してデータ転送を行うデ
ータ転送手段と、 前記データ転送手段によるデータ転送のタイミングを制
御する制御手段と、 を備えることを特徴とするファクシミリ装置。 - 【請求項２】 前記制御手段は、データ転送の開始を遅
らせる遅延手段と、前記遅延手段により遅らせる時間を
設定する設定手段とを含むことを特徴とする請求項１記
載のファクシミリ装置。 - 【請求項３】 前記遅延手段は、ＤＭＡとＣＰＵとの間
でデータ転送の開始を遅らせることを特徴とする請求項
２記載のファクシミリ装置。 - 【請求項４】 前記インタフェースは、バイセントロイ
ンタフェースであることを特徴とする請求項１記載のフ
ァクシミリ装置。 - 【請求項５】 インタフェースを介して外部装置と接続
されたファクシミリ装置の制御方法において、 外部装置とインタフェースを介してデータ転送を行うデ
ータ転送工程と、 前記データ転送工程によるデータ転送のタイミングを制
御する制御工程と、 を有することを特徴とするファクシミリ装置の制御方
法。 - 【請求項６】 前記制御工程は、データ転送の開始を遅
らせる遅延工程と、前記遅延工程により遅らせる時間を
設定する設定工程とを含むことを特徴とする請求項５記
載のファクシミリ装置の制御方法。 - 【請求項７】 前記遅延工程は、ＤＭＡとＣＰＵとの間
でデータ転送の開始を遅らせることを特徴とする請求項
６記載のファクシミリ装置。 - 【請求項８】 前記インタフェースは、バイセントロイ
ンタフェースであることを特徴とする請求項５記載のフ
ァクシミリ装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111974A JPH08307586A (ja) | 1995-05-10 | 1995-05-10 | ファクシミリ装置及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111974A JPH08307586A (ja) | 1995-05-10 | 1995-05-10 | ファクシミリ装置及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307586A true JPH08307586A (ja) | 1996-11-22 |
Family
ID=14574803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111974A Withdrawn JPH08307586A (ja) | 1995-05-10 | 1995-05-10 | ファクシミリ装置及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307586A (ja) |
-
1995
- 1995-05-10 JP JP7111974A patent/JPH08307586A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |