JPH0831481B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPH0831481B2 JPH0831481B2 JP61030008A JP3000886A JPH0831481B2 JP H0831481 B2 JPH0831481 B2 JP H0831481B2 JP 61030008 A JP61030008 A JP 61030008A JP 3000886 A JP3000886 A JP 3000886A JP H0831481 B2 JPH0831481 B2 JP H0831481B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- operating layer
- silicon nitride
- layer
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型トランジスタに関し、特に高周波
帯での動作に適した化合物半導体を用いた電界効果型ト
ランジスタに関する。
帯での動作に適した化合物半導体を用いた電界効果型ト
ランジスタに関する。
化合物半導体はその物理的特徴により、超高周波素子
に多く用いられている。最近その中でもIII−Ｖ族２元
化合物半導体であるGaAsを利用した電界効果型トランジ
スタ（以下FETという）の発展は目覚しく、通信工業用
の分野はもとより、最近は民生用の分野にも大きく入込
み、しかもIC化へと移行しつつある。
に多く用いられている。最近その中でもIII−Ｖ族２元
化合物半導体であるGaAsを利用した電界効果型トランジ
スタ（以下FETという）の発展は目覚しく、通信工業用
の分野はもとより、最近は民生用の分野にも大きく入込
み、しかもIC化へと移行しつつある。
従来のGaAs−FETは、第３図にその断面図を示すよう
に、半絶縁性のGaAs基板１にバッファ層２とメサ状の動
作層３を有する構造となっている。そして、ソース抵抗
を減らすために動作層３に掘込み部分を設け、その掘込
み部分にショットキー障壁を形成する金属、例えばチタ
ン５とアルミニウム４からなるゲート電極10を形成し、
又、動作層３にオーム接触する金属、例えばAu−Ge合金
とNi層８からなるソース電極20Aおよびドレイン電極20B
が形成されている。更に、動作層３の表面は窒化シリコ
ン膜６で覆われている。
に、半絶縁性のGaAs基板１にバッファ層２とメサ状の動
作層３を有する構造となっている。そして、ソース抵抗
を減らすために動作層３に掘込み部分を設け、その掘込
み部分にショットキー障壁を形成する金属、例えばチタ
ン５とアルミニウム４からなるゲート電極10を形成し、
又、動作層３にオーム接触する金属、例えばAu−Ge合金
とNi層８からなるソース電極20Aおよびドレイン電極20B
が形成されている。更に、動作層３の表面は窒化シリコ
ン膜６で覆われている。
上述した従来のGaAs−FETで、RF通電試験を行った場
合に、飽和電流IDSSやしゃ断電圧VPの値が減少したり、
利得が減少してしまうという問題点がある。
合に、飽和電流IDSSやしゃ断電圧VPの値が減少したり、
利得が減少してしまうという問題点がある。
この原因は、ゲート電極が深くしかもせまい掘込み部
分に形成されているため、パッシベーション膜である窒
化シリコン膜６がゲート電極10の側面や掘込み部分の底
に正常に形成されず、又その膜厚が平坦部よりも極端に
薄くなり、しかもピンホールができやすい状態で作られ
るために、RF通電試験を行っている時にパッケージから
放出されるイオン性のガスが窒化シリコン膜のピンホー
ル等を通過してゲート電極の端部付近に集中し、表面空
乏層の形状に変化を与え、特性変動を引起すためであ
る。
分に形成されているため、パッシベーション膜である窒
化シリコン膜６がゲート電極10の側面や掘込み部分の底
に正常に形成されず、又その膜厚が平坦部よりも極端に
薄くなり、しかもピンホールができやすい状態で作られ
るために、RF通電試験を行っている時にパッケージから
放出されるイオン性のガスが窒化シリコン膜のピンホー
ル等を通過してゲート電極の端部付近に集中し、表面空
乏層の形状に変化を与え、特性変動を引起すためであ
る。
本発明の目的は、外気の影響により特性が変動するこ
とのない電界効果トランジスタを提供することにある。
とのない電界効果トランジスタを提供することにある。
本発明の電界効果型トランジスタは、半絶縁性半導体
基板上に形成された一導電型半導体動作層をオーム接触
するソース電極及びドレイン電極と、上記ソース電極及
び上記ドレイン電極との間に挟まれた上記半導体動作層
表面に形成された掘込み部と、上記掘り込み部内に設け
られ上記半導体動作層にショットキー接触するゲート電
極と、上記半導体動作層を覆うパッシベーション膜とを
有する電界効果型トランジスタにおいて、上記パッシベ
ーション膜は窒化シリコン膜，酸化シリコン膜及び窒化
シリコン膜の３層の絶縁膜から形成されているものであ
る。
基板上に形成された一導電型半導体動作層をオーム接触
するソース電極及びドレイン電極と、上記ソース電極及
び上記ドレイン電極との間に挟まれた上記半導体動作層
表面に形成された掘込み部と、上記掘り込み部内に設け
られ上記半導体動作層にショットキー接触するゲート電
極と、上記半導体動作層を覆うパッシベーション膜とを
有する電界効果型トランジスタにおいて、上記パッシベ
ーション膜は窒化シリコン膜，酸化シリコン膜及び窒化
シリコン膜の３層の絶縁膜から形成されているものであ
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の断面図である。
第１図において、半絶縁性のGaAs基板１上にはｐ型Ga
Asからなるバッファ層２とｎ型GaAsからなる動作層３と
がメサ状に形成されている。この動作層３上には、動作
層３にオーミック接触するAuGe−Ni層８が形成されてお
り、このAuGe−Ni層８上にはソース電極20A及びドレイ
ン電極20Bが形成されている。
Asからなるバッファ層２とｎ型GaAsからなる動作層３と
がメサ状に形成されている。この動作層３上には、動作
層３にオーミック接触するAuGe−Ni層８が形成されてお
り、このAuGe−Ni層８上にはソース電極20A及びドレイ
ン電極20Bが形成されている。
また、動作層３の掘込み部にはチタン５とアルミニウ
ム４とからなり動作層３にショットキー接触するゲート
電極10が形成されている。更に、動作層３上には、窒化
シリコン膜6A,酸化シリコン膜７及び窒化シリコン膜6B
の３層の絶縁膜からなるパッシベーション膜が形成され
ている。
ム４とからなり動作層３にショットキー接触するゲート
電極10が形成されている。更に、動作層３上には、窒化
シリコン膜6A,酸化シリコン膜７及び窒化シリコン膜6B
の３層の絶縁膜からなるパッシベーション膜が形成され
ている。
このように構成された本実施例においては、パッシベ
ーション膜が３層の絶縁膜から構成されている為に、半
導体素子は外気より完全に遮断されその影響を受けるこ
とはなくなる。
ーション膜が３層の絶縁膜から構成されている為に、半
導体素子は外気より完全に遮断されその影響を受けるこ
とはなくなる。
本実施例に通電試験を行った場合を従来のGaAs−FET
と比較して第４図に示す。
と比較して第４図に示す。
第４図に示されたように、従来のGaAs−FETは2000時
間で飽和電流は約20％減少するのに対し、本実施例では
ほとんど変化は認められなかった。
間で飽和電流は約20％減少するのに対し、本実施例では
ほとんど変化は認められなかった。
次に、本発明の一実施例の製造方法を説明する。
第２図（ａ），（ｂ）は本発明の一実施例の製造方法
を説明する為の工程順に示した半導体チップの断面図で
ある。
を説明する為の工程順に示した半導体チップの断面図で
ある。
まず、第２図（ａ）に示すように、半絶縁性のGaAs基
板１上にバッファ層2,動作層３をメサ状に形成した後、
ゲート電極形成部をエッチングし掘込み部30を形成す
る。次に、厚さ約500Åのチタン５と4500Åのアルミニ
ウム４を被着した後、パターニングしてゲート電極10を
形成する。次に、全面にプラズマCVD法により厚さ約150
0Åの窒化シリコン膜6Aを形成する。次にソース及びド
レイン形成部分の窒化シリコン膜6Aを除去する。続いて
AuGe合金及びNiを蒸着し、パターニングしてAuGe−Ni層
８を形成した後約420℃で熱処理を行なう。次に第２図
（ｂ）に示すように、全面にCVD法による酸化シリコン
膜７を約1500Åの厚さに形成した後、プラズマCVD法又
はスパッタ法により厚さ約1500Åの窒化シリコン膜6Bを
形成する。
板１上にバッファ層2,動作層３をメサ状に形成した後、
ゲート電極形成部をエッチングし掘込み部30を形成す
る。次に、厚さ約500Åのチタン５と4500Åのアルミニ
ウム４を被着した後、パターニングしてゲート電極10を
形成する。次に、全面にプラズマCVD法により厚さ約150
0Åの窒化シリコン膜6Aを形成する。次にソース及びド
レイン形成部分の窒化シリコン膜6Aを除去する。続いて
AuGe合金及びNiを蒸着し、パターニングしてAuGe−Ni層
８を形成した後約420℃で熱処理を行なう。次に第２図
（ｂ）に示すように、全面にCVD法による酸化シリコン
膜７を約1500Åの厚さに形成した後、プラズマCVD法又
はスパッタ法により厚さ約1500Åの窒化シリコン膜6Bを
形成する。
次にAuGe−Ni層８上の酸化シリコン膜７及び窒化シリ
コン膜6Bを除去した後、Ti,Pt,Auをスパッタ法により蒸
着し、パターニングしてソース電極20A及びドレイン電
極20Bを形成する事により第１図に示した本実施例が完
成する。
コン膜6Bを除去した後、Ti,Pt,Auをスパッタ法により蒸
着し、パターニングしてソース電極20A及びドレイン電
極20Bを形成する事により第１図に示した本実施例が完
成する。
以上説明したように本発明は、パッシベーション膜を
窒化シリコン膜，酸化シリコン膜及び窒化シリコン膜の
３層の絶縁膜で形成することにより、外気の影響で特性
が変動することのない電界効果トランジスタが得られる
という効果がある。
窒化シリコン膜，酸化シリコン膜及び窒化シリコン膜の
３層の絶縁膜で形成することにより、外気の影響で特性
が変動することのない電界効果トランジスタが得られる
という効果がある。
第１図は本発明の一実施例の断面図、第２図（ａ），
（ｂ）は本発明の一実施例を説明する為の工程順に示し
た半導体チップの断面図、第３図は従来のGaAs−FETの
一例の断面図、第４図は本発明の一実施例と従来のGaAs
−FETの通電試験時間と飽和電流の変化率との関係を示
す図である。 １……GaAs基板、２……バッファ層、３……動作層、４
……アルミニウム、５……チタン、6,6A,6B……窒化シ
リコン膜、７……酸化シリコン膜、８……AuGe−Ni層、
10……ゲートと電極、20A……ソース電極、20B……ドレ
イン電極。
（ｂ）は本発明の一実施例を説明する為の工程順に示し
た半導体チップの断面図、第３図は従来のGaAs−FETの
一例の断面図、第４図は本発明の一実施例と従来のGaAs
−FETの通電試験時間と飽和電流の変化率との関係を示
す図である。 １……GaAs基板、２……バッファ層、３……動作層、４
……アルミニウム、５……チタン、6,6A,6B……窒化シ
リコン膜、７……酸化シリコン膜、８……AuGe−Ni層、
10……ゲートと電極、20A……ソース電極、20B……ドレ
イン電極。
Claims (1)
- 【請求項１】半絶縁性半導体基板上に形成された一導電
型半導体動作層にオーム接触するソース電極及びドレイ
ン電極と、前記ソース電極及び前記ドレイン電極との間
に挟まれた前記半導体動作層表面に形成された掘込み部
と、前記掘り込み部内に設けられ前記半導体動作層にシ
ョットキー接触するゲート電極と、前記半導体動作層を
覆うパッシベーション膜とを有する電界効果型トランジ
スタにおいて、前記パッシベーション膜は窒化シリコン
膜，酸化シリコン膜及び窒化シリコン膜の３層の絶縁膜
から形成されていることを特徴とする電界効果型トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030008A JPH0831481B2 (ja) | 1986-02-13 | 1986-02-13 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030008A JPH0831481B2 (ja) | 1986-02-13 | 1986-02-13 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188279A JPS62188279A (ja) | 1987-08-17 |
| JPH0831481B2 true JPH0831481B2 (ja) | 1996-03-27 |
Family
ID=12291848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030008A Expired - Lifetime JPH0831481B2 (ja) | 1986-02-13 | 1986-02-13 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831481B2 (ja) |
-
1986
- 1986-02-13 JP JP61030008A patent/JPH0831481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188279A (ja) | 1987-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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