JPS62104176A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS62104176A JPS62104176A JP24275885A JP24275885A JPS62104176A JP S62104176 A JPS62104176 A JP S62104176A JP 24275885 A JP24275885 A JP 24275885A JP 24275885 A JP24275885 A JP 24275885A JP S62104176 A JPS62104176 A JP S62104176A
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Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野ゴ
本発明は電界効果トランジスタに関し、特に高周波帯で
の動作に適した化合物半導体を用いた電界効果トランジ
スタに関する。
の動作に適した化合物半導体を用いた電界効果トランジ
スタに関する。
化合物半導体はその物理的特徴により超高周波素子に多
く用いられており、その中でも■−■族２元化合物半導
体装置であるＧａＡｓ （ガリウム砒素）を利用した電
界効果トランジスタ（ＦＥＴ）は通信工業用分野はもと
より、最近では民生用の分野でも多用されている。
く用いられており、その中でも■−■族２元化合物半導
体装置であるＧａＡｓ （ガリウム砒素）を利用した電
界効果トランジスタ（ＦＥＴ）は通信工業用分野はもと
より、最近では民生用の分野でも多用されている。
第４図は従来のＧａＡｓＦＥＴの断面構成を示しており
、半絶縁性基ｔｆｆ１２１上にバッファ層２２を形成し
、その上にメサ状の動作層２３を形成している。そして
、ソース抵抗を低減するために動作層２３にリセスを形
成し、ここにショットキー障壁を構成する例えばアルミ
ニウムやチタン・アルミニウムをゲート電極２４として
形成している。
、半絶縁性基ｔｆｆ１２１上にバッファ層２２を形成し
、その上にメサ状の動作層２３を形成している。そして
、ソース抵抗を低減するために動作層２３にリセスを形
成し、ここにショットキー障壁を構成する例えばアルミ
ニウムやチタン・アルミニウムをゲート電極２４として
形成している。
また、リセスの両側には抵抗性接触をするＡｕＧｅ合金
＋Ｎｔ層からなるソース電極２５とドレイン電極２６を
形成している。そして、これら各電極を窒化膜２７で覆
い、かつソース電極２５とドレイン電極２６には夫々開
口を形成した上で金属配線層２８．２８を形成してこれ
を電気的に接続している。これら金属配線層２８．２８
は延設した他の箇所においてボンディングパッドとして
構成されることになる。
＋Ｎｔ層からなるソース電極２５とドレイン電極２６を
形成している。そして、これら各電極を窒化膜２７で覆
い、かつソース電極２５とドレイン電極２６には夫々開
口を形成した上で金属配線層２８．２８を形成してこれ
を電気的に接続している。これら金属配線層２８．２８
は延設した他の箇所においてボンディングパッドとして
構成されることになる。
上述したＧａＡｓＦＥＴを超高周波素子として用いる場
合には動作中における特性の変動を防止することが信鎖
性の上で重要である。このため、本発明者がこの種ＦＥ
ＴについてＲＦ通電試験を行ったところ、第３図に示す
ように特性の変動、例えばＩＤ０やｖＰ値が減少したり
、ゲインが減少する等の問題が生じることが明らかにさ
れた。
合には動作中における特性の変動を防止することが信鎖
性の上で重要である。このため、本発明者がこの種ＦＥ
ＴについてＲＦ通電試験を行ったところ、第３図に示す
ように特性の変動、例えばＩＤ０やｖＰ値が減少したり
、ゲインが減少する等の問題が生じることが明らかにさ
れた。
この原因について考察したところ、第１にゲート電極２
４が深くしかも狭いリセス内に形成されているため、パ
ッシベーション膜である窒化膜２７がゲート電極２４の
側面やリセスの底に良好に形成され難く膜厚が平坦部よ
りも極端に薄くなりしかもピンホールが生じ易くなって
いる。このため、ＲＦ通電時に半導体装置のパッケージ
からでるイオン性のガスがこのピンホールを通過してゲ
ート電極のエツジ付近に集中し、表面空乏層の形状に変
化を与えて特性の変動を引き起こすことが推測できる。
４が深くしかも狭いリセス内に形成されているため、パ
ッシベーション膜である窒化膜２７がゲート電極２４の
側面やリセスの底に良好に形成され難く膜厚が平坦部よ
りも極端に薄くなりしかもピンホールが生じ易くなって
いる。このため、ＲＦ通電時に半導体装置のパッケージ
からでるイオン性のガスがこのピンホールを通過してゲ
ート電極のエツジ付近に集中し、表面空乏層の形状に変
化を与えて特性の変動を引き起こすことが推測できる。
また、第２にはＧａＡｓと窒化膜との密着性の問題から
製造工程中にエツチング液や洗浄液等がＧａＡｓと窒化
膜の界面からしみ込んで表面空乏層の形状に変化を与え
ることが考えられる。
製造工程中にエツチング液や洗浄液等がＧａＡｓと窒化
膜の界面からしみ込んで表面空乏層の形状に変化を与え
ることが考えられる。
本発明の電界効果トランジスタは、ゲート電極付近やＧ
ａＡｓ表面へのガスや液体等の侵入を防止して空乏層形
状の変形を防止し、これによりトランジスタ特性の変動
を防止するものであり、デー４電掻上及びソース・ドレ
イン電掻上に形成するパッシベーション膜を少なくとも
窒化膜、酸化膜及び窒化膜の三層に構成している。
ａＡｓ表面へのガスや液体等の侵入を防止して空乏層形
状の変形を防止し、これによりトランジスタ特性の変動
を防止するものであり、デー４電掻上及びソース・ドレ
イン電掻上に形成するパッシベーション膜を少なくとも
窒化膜、酸化膜及び窒化膜の三層に構成している。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図であって、ＧａＡｓ
半絶縁性基板１上にバッファ層２及びメサ状の動作層３
を設け、動作層３にはリセスを形成している。このリセ
ス内にはショットキー障壁を構成するゲート電極４をチ
タン４ａとアルミニウム４ｂとの二層構造で形成してい
る。また、リセスの両側には抵抗性接触をするＡｕＧｅ
−Ｎｉからなるソース電極５及びドレイン電極６を夫々
形成している。そして、前記ゲート電極４を窒化膜７で
覆うとともに、ゲート電極４とソース・ドレイン電極５
．６を酸化膜８及び窒化膜９で覆っている。この窒化膜
７はソース・ドレイン電極５゜６に臨む箇所に窓を開設
し、ここにＴ ｉ −Ｐ ｔ −Ａｕの積層構造の金属
配線層１０．１１を所要パターンに形成して夫々ソース
・ドレイン電極５゜６に電気的に接続している。これら
金属配線層１Ｏ９１１は夫々平面方向の他の箇所にまで
延設され、その一部においてボンディングパッド１０ａ
。
半絶縁性基板１上にバッファ層２及びメサ状の動作層３
を設け、動作層３にはリセスを形成している。このリセ
ス内にはショットキー障壁を構成するゲート電極４をチ
タン４ａとアルミニウム４ｂとの二層構造で形成してい
る。また、リセスの両側には抵抗性接触をするＡｕＧｅ
−Ｎｉからなるソース電極５及びドレイン電極６を夫々
形成している。そして、前記ゲート電極４を窒化膜７で
覆うとともに、ゲート電極４とソース・ドレイン電極５
．６を酸化膜８及び窒化膜９で覆っている。この窒化膜
７はソース・ドレイン電極５゜６に臨む箇所に窓を開設
し、ここにＴ ｉ −Ｐ ｔ −Ａｕの積層構造の金属
配線層１０．１１を所要パターンに形成して夫々ソース
・ドレイン電極５゜６に電気的に接続している。これら
金属配線層１Ｏ９１１は夫々平面方向の他の箇所にまで
延設され、その一部においてボンディングパッド１０ａ
。
１１ａとして構成している。そして、このボンディング
パッド１０ａ、ｌｌａを除く全面に窒化膜１２を形成し
、前記ゲート電極４及びソース・ドレイン電極５．６を
更にこの上から被覆している。
パッド１０ａ、ｌｌａを除く全面に窒化膜１２を形成し
、前記ゲート電極４及びソース・ドレイン電極５．６を
更にこの上から被覆している。
なお、ボンディングパッド１０ａ、ｌｌａ部分において
は、窒化膜１２はその周囲をオーバラップする状態で包
囲するように構成してボンディングパッド面を露呈させ
ていることは言うまでもない。
は、窒化膜１２はその周囲をオーバラップする状態で包
囲するように構成してボンディングパッド面を露呈させ
ていることは言うまでもない。
前記構成のＧａＡｓＦＥＴの製造方法を第２図（ａ）〜
（ｇ）に示す。
（ｇ）に示す。
先ず、同図（ａ）のように、常法によってＧａＡｓ半絶
縁性基板１上にバッファ層２及び動作層３を形成し、動
作層３をメサ型に形成する。
縁性基板１上にバッファ層２及び動作層３を形成し、動
作層３をメサ型に形成する。
次いで、同図（ｂ）のように、フォトレジスト２０を用
いてゲート電極のパターニングを行い、これをマスクに
してウェットエツチング法でリセスを形成し、かつＶ、
１Ｍ整を行う。そして、チタンを５００人、アルミニウ
ムを４５００人を順次全面蒸着し、かつフォトレジスト
２０を除去するリフトオフ法によってチタン４ａとアル
ミニウム４ｂとからなる二層構造のゲート電極４をリセ
ス内に形成する。
いてゲート電極のパターニングを行い、これをマスクに
してウェットエツチング法でリセスを形成し、かつＶ、
１Ｍ整を行う。そして、チタンを５００人、アルミニウ
ムを４５００人を順次全面蒸着し、かつフォトレジスト
２０を除去するリフトオフ法によってチタン４ａとアル
ミニウム４ｂとからなる二層構造のゲート電極４をリセ
ス内に形成する。
次に、同図（ｃ）のように、全面にプラズマＣＶＤ法（
成長温度を３００℃、ガス混合比を５ｉＨａ ： Ｎ
Ｈｘ −１０： １． ＩＴｏｒｒ）で窒化膜７を厚
さ約１５００人に成長させる。
成長温度を３００℃、ガス混合比を５ｉＨａ ： Ｎ
Ｈｘ −１０： １． ＩＴｏｒｒ）で窒化膜７を厚
さ約１５００人に成長させる。
次いで、図外のフォトレジストをマスクに用いて、同図
（ｄ）のようにソース・ドレイン電極相当箇所の前記窒
化膜７をエツチング除去する。そノ後、ＡｕＧｅ−Ｎｉ
を蒸着しかつフォトレジストを除去することによりソー
ス・ドレイン電極５゜６を形成する。これらソース・ド
レイン電極５゜６はオーミックコンタクト（抵抗性接触
）をとるために、４２０℃でアロイを行う。
（ｄ）のようにソース・ドレイン電極相当箇所の前記窒
化膜７をエツチング除去する。そノ後、ＡｕＧｅ−Ｎｉ
を蒸着しかつフォトレジストを除去することによりソー
ス・ドレイン電極５゜６を形成する。これらソース・ド
レイン電極５゜６はオーミックコンタクト（抵抗性接触
）をとるために、４２０℃でアロイを行う。
次に、同図（ｅ）のように、成長温度３００℃のＣＶＤ
法により厚さ１５００人の酸化膜８を形成し、その上に
スパッタ法により厚さ１５００人の窒化膜９を形成する
。
法により厚さ１５００人の酸化膜８を形成し、その上に
スパッタ法により厚さ１５００人の窒化膜９を形成する
。
次いで、同図（ｆ）のように前記ゲート電極４及びソー
ス・ドレイン電極５．６上の必要箇所（この例ではソー
ス・ドレイン電極５，６上のみの場合を示す）の酸化膜
８と窒化膜９を選択的にエツチングしてこれら電極５．
６をを露呈させ、その上にＴｉ−Ｐｔ−Ａｕ膜を順次ス
パッタ法により蒸着させ、イオンミリング法により所要
以外の部分を除去して金属配線層１０．１１及びこれに
続（ボンディングパッド１０ａ、ｌｌａを形成する。
ス・ドレイン電極５．６上の必要箇所（この例ではソー
ス・ドレイン電極５，６上のみの場合を示す）の酸化膜
８と窒化膜９を選択的にエツチングしてこれら電極５．
６をを露呈させ、その上にＴｉ−Ｐｔ−Ａｕ膜を順次ス
パッタ法により蒸着させ、イオンミリング法により所要
以外の部分を除去して金属配線層１０．１１及びこれに
続（ボンディングパッド１０ａ、ｌｌａを形成する。
しかる上で、同図（ｇ）のようにプラズマＣＶＤ法ある
いはスパッタ法により全面に窒化膜１２を厚さ１８００
人で成長する。そして、ボンディングバラＦ１０ａ、ｌ
ｌａの部分で、ボンディングパッド寸法より一回り小さ
いパターンで窒化膜１２をエツチングし、ボンディング
パッド１０ａ、１１ａの窓開けを行う、これにより、第
１図の電界効果トランジスタが完成する。
いはスパッタ法により全面に窒化膜１２を厚さ１８００
人で成長する。そして、ボンディングバラＦ１０ａ、ｌ
ｌａの部分で、ボンディングパッド寸法より一回り小さ
いパターンで窒化膜１２をエツチングし、ボンディング
パッド１０ａ、１１ａの窓開けを行う、これにより、第
１図の電界効果トランジスタが完成する。
この構成によれば、電界効果トランジスタのパッシベー
ション膜としては、前記窒化膜７．酸化膜８．窒化膜９
及び窒化膜１２で構成されることになり、更に言えば窒
化膜９はこれを省略することもできるので、少なくとも
窒化膜７．酸化膜８及び窒化膜１２の三層構造に構成さ
れることになる。このため、このパッシベーション膜は
、ボンディングパッド１０ａ、ｌｌａを除く全てにおい
てゲート電極４及びソース・ドレイン電極５．６を完全
に被覆することになる。したがって、ピンホールによる
ガス等の侵入を防止できるのはもとより、ＧａＡＳと窒
化膜との間へのエツチング液や清浄液等の侵入をも確実
に防止でき、空乏層の形状変形を防止して特性の安定化
を図ることができる。因に、本発明者の試験によれば、
本発明の電界効果トランジスタでは第３図のようにＩ
ＤＳＳの減少を防止できることが判明した。
ション膜としては、前記窒化膜７．酸化膜８．窒化膜９
及び窒化膜１２で構成されることになり、更に言えば窒
化膜９はこれを省略することもできるので、少なくとも
窒化膜７．酸化膜８及び窒化膜１２の三層構造に構成さ
れることになる。このため、このパッシベーション膜は
、ボンディングパッド１０ａ、ｌｌａを除く全てにおい
てゲート電極４及びソース・ドレイン電極５．６を完全
に被覆することになる。したがって、ピンホールによる
ガス等の侵入を防止できるのはもとより、ＧａＡＳと窒
化膜との間へのエツチング液や清浄液等の侵入をも確実
に防止でき、空乏層の形状変形を防止して特性の安定化
を図ることができる。因に、本発明者の試験によれば、
本発明の電界効果トランジスタでは第３図のようにＩ
ＤＳＳの減少を防止できることが判明した。
なお、ボンディングパッド１０ａ、ｌｌａからのガスや
液が金属配線層１０．１１を通してソース・ドレイン電
極５，６或いはゲート電極４に侵入することも考えられ
るが、最上層の窒化膜１２はボンディングパッドの周囲
をオーバラップする状態でこれを覆っているので、この
経路を通っての侵入も極めて良好に防止することができ
る。
液が金属配線層１０．１１を通してソース・ドレイン電
極５，６或いはゲート電極４に侵入することも考えられ
るが、最上層の窒化膜１２はボンディングパッドの周囲
をオーバラップする状態でこれを覆っているので、この
経路を通っての侵入も極めて良好に防止することができ
る。
なお、上述したように前記窒化膜９を除去した電界効果
トランジスタを構成しても略同様の効果を得ることが可
能である。
トランジスタを構成しても略同様の効果を得ることが可
能である。
以上説明したように本発明は、化合物半導体ＦＥＴのゲ
ート電極及びソース・ドレイン電極を保護するためのパ
ッシベーション膜を少なくとも窒化膜、酸化膜及び窒化
膜の三層に構成しているので、リセスにおけるピンホー
ルの発生を防止してガスの侵入を防止するとともに、Ｇ
ａＡｓとパッシベーション膜との間での種々の液の侵入
を防止でき、これにより化合物半導体ＦＥＴにおける空
乏層の変形を防止して■。８．を初めとする電気的特性
の安定化を達成し、信顧性の高い電界効果トランジスタ
を得ることができる。
ート電極及びソース・ドレイン電極を保護するためのパ
ッシベーション膜を少なくとも窒化膜、酸化膜及び窒化
膜の三層に構成しているので、リセスにおけるピンホー
ルの発生を防止してガスの侵入を防止するとともに、Ｇ
ａＡｓとパッシベーション膜との間での種々の液の侵入
を防止でき、これにより化合物半導体ＦＥＴにおける空
乏層の変形を防止して■。８．を初めとする電気的特性
の安定化を達成し、信顧性の高い電界効果トランジスタ
を得ることができる。
第１図は本発明の一実施例の断面図、第２図（ａ）〜（
ｇ）は本発明の電界効果トランジスタの製造方法を工程
順に示す断面図、第３図は本発明及び従来の電界効果ト
ランジスタの１１１１３の変動特性を示す９゛ラフ、第
４図は従来構造の断面図である。 １．２１・・・半絶縁性基板、２．２２・・・バッファ
層、３．２３・・・動作層、４，２４・・・ゲート電極
、５゜２５・・・ソース電極、６．２６・・・ドレイン
電極、７゜２７・・・窒化膜、８・・・酸化膜、９・・
・窒化膜、ｌＯ９１１．２８・・・金属配線層、１０ａ
、ｌｌａ・・・ボンディングパッド、１２・・・窒化膜
。
ｇ）は本発明の電界効果トランジスタの製造方法を工程
順に示す断面図、第３図は本発明及び従来の電界効果ト
ランジスタの１１１１３の変動特性を示す９゛ラフ、第
４図は従来構造の断面図である。 １．２１・・・半絶縁性基板、２．２２・・・バッファ
層、３．２３・・・動作層、４，２４・・・ゲート電極
、５゜２５・・・ソース電極、６．２６・・・ドレイン
電極、７゜２７・・・窒化膜、８・・・酸化膜、９・・
・窒化膜、ｌＯ９１１．２８・・・金属配線層、１０ａ
、ｌｌａ・・・ボンディングパッド、１２・・・窒化膜
。
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基体と、この基体上に整流性接触で設
けたゲート電極と抵抗性接触で設けたソース・ドレイン
電極とを有する電界効果トランジスタにおいて、前記ゲ
ート電極及びソース・ドレイン電極を保護するためのパ
ッシベーション膜を少なくとも窒化膜、酸化膜及び窒化
膜の三層に構成したことを特徴とする電界効果トランジ
スタ。 ２、最上層の窒化膜は、その下側に設けた金属配線層の
一部で構成したボンディングパッドの周囲をオーバラッ
プする形状に窓を開設してなる特許請求の範囲第１項記
載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24275885A JPS62104176A (ja) | 1985-10-31 | 1985-10-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24275885A JPS62104176A (ja) | 1985-10-31 | 1985-10-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104176A true JPS62104176A (ja) | 1987-05-14 |
Family
ID=17093828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24275885A Pending JPS62104176A (ja) | 1985-10-31 | 1985-10-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456724A (zh) * | 2010-10-15 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 栅极结构及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199226A (en) * | 1981-06-01 | 1982-12-07 | Mitsubishi Electric Corp | Semiconductor device |
| JPS596559A (ja) * | 1982-07-02 | 1984-01-13 | Nippon Denso Co Ltd | 偏平チューブとコルゲートフィンの組付方法 |
-
1985
- 1985-10-31 JP JP24275885A patent/JPS62104176A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS57199226A (en) * | 1981-06-01 | 1982-12-07 | Mitsubishi Electric Corp | Semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456724A (zh) * | 2010-10-15 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 栅极结构及其制造方法 |
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