JPH0831560B2 - 回路パツケージ・アセンブリ - Google Patents

回路パツケージ・アセンブリ

Info

Publication number
JPH0831560B2
JPH0831560B2 JP63095826A JP9582688A JPH0831560B2 JP H0831560 B2 JPH0831560 B2 JP H0831560B2 JP 63095826 A JP63095826 A JP 63095826A JP 9582688 A JP9582688 A JP 9582688A JP H0831560 B2 JPH0831560 B2 JP H0831560B2
Authority
JP
Japan
Prior art keywords
lead frame
lead
tape
integrated circuit
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63095826A
Other languages
English (en)
Other versions
JPS6428945A (en
Inventor
ダグラス・ワーレス・フイリツプス、ジユニア
ロバート・ジエームズ・レツドモンド
ヴイリアム・カーロル・ワード
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPS6428945A publication Critical patent/JPS6428945A/ja
Publication of JPH0831560B2 publication Critical patent/JPH0831560B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/442—Shapes or dispositions of multiple leadframes in a single chip
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Credit Cards Or The Like (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はチツプ及びダイのような集積回路中の配線密
度を改良するためのシステムに関する。具体的には本発
明は集積回路に周辺及び中央領域配線を与えるための少
なくとも２つのリード・フレームを使用する方法及び結
果の構造体に関する。さらに本発明はリード・フレーム
のための整列、押えつけ及び絶縁性の接着テープを使用
する。
B.従来技術 配線密度を改良し、製造コストを減少する方法として
リード・フレーム技術を使用した種々の装置は将来知ら
れている。たとえば米国特許第4496965号はインター・
デイジツトに（２つの櫛の歯をかみ合したように）配列
した２つのリード・フレームを使用して集積回路の配線
密度を改良している。即ち１つのフレームからのリード
が略同じ平面上に配列された第２のフレームからのリー
ドと交互になつている。このリード・フレームのパター
ンがスタツクされ、同一平面構造に結合されて、周辺ボ
ンデイングのための半導体チツプの辺のリード密度を増
大している。この技術は装置の周辺における結合を改良
するが中央領域の配線結合には適せず、回路ボードの周
辺での技術変更には適していない。さらに米国特許第44
96965号では半導体チツプの主表面にリード・フレーム
・ラミネーシヨンがないので熱的パホーマンスは補強さ
れていない。
１対の、接着剤が充填された、織物フアイバ・マツト
によつて分離された単一のリード・フレームの使用を開
示した米国特許第3999285号を参照されたい。この技術
はリード・フレームを結合するために接着剤を使用し、
従つて製造コストを減少しているが、チツプのプラスチ
ツク・パツケージ技術を使用せず米国特許第4496965号
と同じく、中央領域の配線結合能力がなく、回路ボード
の周辺の技術変更能力がない。部品の整列を保持するた
めに接着性テープを使用する他の例は米国特許第448015
0号に示されている。接着はリード・フレームのタグ・
トリミング動作の後に部品の整列の向きを保持するのに
使用されている。
部品の整列を保持し、従つて製造コストを減少するた
めに半導体装置で接着剤を使用する方法は米国特許第38
71018号及び第4461924号に開示されている。米国特許第
387018号では最上部と最下部のベース・カバーが清浄に
され、酸化され、次に高温のガラス・フリツト層で覆わ
れている。続いて、ベースの蓋に低温ガラス・フリツト
が付着され、これがリフローされてリード・フレームに
結合されている。リード・フレームが取付けられた最上
部の蓋上のエポキシ被覆が金属パツケージ包囲体を形成
している。単一のリード・フレームが最上部及び最下部
ベース及びカバー金属の両側に接着され、金属パツケー
ジ包囲体が形成されている。
テープを使用したタブ結合もしくは整列を保持するた
めの代替技術とし、ばねを使用した単一レベルのリード
・フレームの例が夫々米国特許第4438181号及び第36211
14号に開示されている。
従来技術には、接着剤によつて保持された単一のリー
ド・フレームを使用する、もしくは実質上同一平面の多
重リード・フレームを使用する多くの概念があるが、従
来技術は半導体装置の周辺だけでなく中央部に結合させ
るために垂直に変位したリード・フレームが使用できる
という認識に欠けている。さらに従来技術は同一平面リ
ード・フレーム技術とともに使用されるような、完成リ
ード・フレーム集積回路装置のプラスチツク成形の使用
は認識している。
これ等の問題の多くのものに対する解決は1986年12月
８日出願の米国特許出願第940235号に開示されたシステ
ムで達成されている。この出願明細書に提案されている
システムでは、リード・フレームが最上部表面のよう
な、半導体チツプの主表面に接着剤で結合されている。
アルフア障壁として使用されている誘電体層がチツプと
リード・フレーム間に置かれ、両方と結合している。半
導体チツプの中央上の端子パツドに接触するためにワイ
アが使用されている。このシステムはチツプの中央部に
アクセスを与えるので、かなり進歩したものである。し
かしながら、リード密度の増大とチツプの中央部及び周
辺の両方へのアクセスが問題として残されている。
C.発明が解決しようとする問題点 本発明の目的は集積回路チツプ上の周辺入力／出力パ
ツド及び中央パツドの両方に結合する多重リード・フレ
ーム・システムを与えることにある。
本発明の他の目的は、垂直に間隔が隔てられたリード
・フレームを分離するための絶縁手段を与え、しかも後
の製造工程との整列を保持する接着テープを使用するこ
とにある。
本発明のさらに他の目的は、リード密度が高いが、プ
ラスチツク成形ハウジング中に実装できる集積回路を形
成する方法を与えることにある。
D.問題点を解決するための手段 本発明のアセンブリは先ず集積回路装置裏面を第１の
リード・フレーム中のくぼんだチツプ取付けパツドに結
合することによつて形成される。次に周辺パツドがワイ
ア結合されて集積回路から第１のリードフレームへの回
路接続がなされる。
次に本発明に従い、接着性絶縁テープが第１のリード
・フレームと集積回路装置の両方に付着される。テープ
は第１のリード・フレームの周辺上に平行な条片として
付着され、集積回路装置上の周辺と中央パツド間に付着
されることが好ましい。次に第２の、予じめ形成された
リード・フレームが接着テープの最上部に置かれる。次
に集積回路装置上の中央パツドにワイア結合がなされ
る。次に装置は成形されたプラスチツク・ボデイ中にカ
プセル化され、リード・フレーム上の端子はボデイの周
辺から延出して回路ボード上のパツドと接触される。
本発明に従い、完成したモジユールは垂直方向に分離
し、第１のリード・フレーム及び集積回路装置の両方に
付着された接着テープによつて互に絶縁された２つのリ
ード・フレームを使用している。
従つて本発明に従う方法によつて、周辺及び中央入力
／出力パツドの両方を含むチツプのワイア結合及びプラ
スチツク成形が可能になる。
形成された、重畳するリード・フレームはパツケージ
からの平坦なインターリーブもしくはオーバーリーブさ
れたリードの出口を与える。
両面接着テープの使用によつて、ワイア結合のため
に、チツプ表面上に形成された重畳フレームの安定化が
生ずる。結果の構造体は完全なアルフア保護を与える。
結果の構造体は２種のインターリーブ即ち重畳リード
を有する単一成形分割線を有し、この分野で良く知られ
た通常の成形工具及び成形方法の使用が可能になる。パ
ツケージは熱的パホーマンスが増大するが、線路損失が
減少する。改良されたパツケージの入力／出力リード能
力は半導体装置上の周辺及び中央パツドの両方に対する
増大したリード密度によつて生ずる。
E.実施例 第2A図を参照するに、本発明の装置の製造の中間段階
が示されている。集積回路装置10は第１のリード・フレ
ーム14のくぼんだチツプ取付けパツド12中に置かれてい
る。このようなリード・フレームは上述の従来技術に開
示されているように一般に知られている。集積回路チツ
プは領域16において裏面が結合され、装置がフレームに
固定されている。本明細書で使用する用語チツプは良く
知られている半導体装置に一般に使用されるものであ
る。裏面結合にはエポキシ及びポリイミドのような適切
な接着剤を使用する。
両面接着テープ24はリード・フレーム14及び半導体装
置10の最上部上に置かれる。テープは代表的な場合、フ
エノール樹脂もしくはポリイミド、シリコーンもしくは
アクリル樹脂材料あるいはこれ等の組合せであるデユポ
ン・カプトン（dupont KaptonTM）のような両面が接着
性の高温ポリイミド・フイルムである。従つてテープ24
は接着剤で被覆されたポリイミド・フイルムの３層複合
体である。テープは平行な条片としてリード・フレーム
の周辺にまたがつて、又周辺パツド22及び中央パツド26
の間の領域で半導体装置に付着される。即ちテープ24は
チツプの最上部表面、内部リード・フレーム・コンダク
タ、及びダム・バー上に付着される。テープは又絶縁体
及びアルフア障壁としての働きをする。このような働き
については米国特許第4426647号に開示されているよう
に一般に知られている。障壁の厚さは4.06×10-3と5.08
×10-3cmの間にある。
次に第2B図に示したように、一連のワイア・ボンド18
がリード・フレーム・フインガが20から集積回路装置10
の主表面上に存在する周辺パツド迄延びるように接続さ
れる。第2B図は２本のこのような接続を示しているが、
装置10のまわりにはこのような周辺パツド22が複数個存
在し、回路の必要に応じて選択的にボンデイングがなさ
れることは明らかであろう。ワイア・ボンド18はテープ
が接着される前に形成することもできる。
第2C図は本発明に従うモジユールの次の中間製造段階
を示す。第２のリード・フレーム28がテープ24上に置か
れている。テープ24は第2B図に示されたアセンブリ上に
リード・フレーム28を位置付ける前に、リード・フレー
ム28上に位置付けててよい（このような工程を使用する
時は、テープは第１のリード・フレーム14もしくは装置
10上には存在しない）。第2C図に示したように、第２の
リード・フレーム28は半導体装置10のテープ領域24上に
接着されたフインガ30を有する。次に、リード・フレー
ム・フインガ30はワイア32によつて中央パツド26に接続
された選択されたワイア・ボンドを有する。次にモジユ
ールの処理はリード・フレームと半導体チツプの両方を
カプセル化する成形プラスチツク・ボデイ34の形成に進
む。成形は代表的には一般に知られているトランスフア
成形技術によつて行われる。カプセル化に続き、リード
・フレームの耳が除去される。
第１図に示したように、２つのリード・フレームの端
子は、その上に完成したサブアセンブリを取付ける集積
回路ボード上のパツド36、38へのコンタクトを与える。
第１図に示したように両方のリード・フレーム14及び28
の周辺に延出す端子リードはボデイ（パツケージ）34の
両側を通つて延出し、下方にまげられて、丁字型リード
のコンタクト表面39を形成している。各側面には２本だ
けのこのようなリードが示されているが、実際には、多
くのこのようなリードが存在し、このようなリード・フ
レームは複雑になつている。
第１図から明らかなように、完成したパツケージは２
つのリード・フレームを有し、これによつて半導体装置
の周辺の入力／出力パツドだけでなく中央領域の入力／
出力パツドにワイア・ボンドが与えられる。本発明のパ
ツケージは周辺及び中央入力／出力パツドの両方を含む
チツプのワイア・ボンデイング及びプラスチツク成形を
可能にする。
第１のリード・フレーム上に両面接着テープを使用す
ることによつて、第２のリード・フレームが安定する。
本発明のパツケージによつて、中央領域のワイア長が短
くなるので線路損失が減少する。これによつてパツケー
ジのI/O能力が増大する。
本発明はリードを水平方向だけでなく垂直方向に及び
異なるパツドの行に分離することによつてリードの電気
的減結合を与える。従つて電力の分配経路及び信号経路
はリードを適切に割当てることによつて、減結合され、
漏話が最小になる。
絶縁テープは２つのリード・フレーム間に慎重に分離
領域を与えること、具体的にはチツプの主表面に積層さ
れる上方のリード・フレーム28を与えることによつて熱
的パホーマンスが増大する。
本発明はこの技術分野で従来知られていなかつた柔軟
性を与える。少なくとも２つの垂直に変位したフレーム
を使用することによつて、特注に応じたリード出力位置
が与えられる。さらに第１図に示したように、カードも
しくは回路ボード・レベルでチツプの再設計を行うこと
なく代替可能なI/Oによつて技術的変更能力が与えられ
る。
本発明は一般的な集積回路装置に適用されるものとし
て示されたが、カツド・リード・パツケージ、小さな輪
郭のパツケージ及び混成パツケージ技術にも適用可能で
ある。即ち、本発明はセラミツク及びプラスチツク・パ
ツケージとともに使用できる。重要なことは、本発明の
パツケージがチツプに対する完全な保護を与えることで
ある。
本発明の変形として、２つの例示的フレームに関して
説明されたように各々がスタツクされ分離される３以上
のリード・フレームが使用できる。
F.発明の効果 本発明に従い、集積回路チツプ上の周辺入力／出力パ
ツド及び中央パツドの両方と結合する多重リード・フレ
ーム・システムが与えられる。
【図面の簡単な説明】
第１図は本発明に従う完成したモジユラ・アセンブリを
示す等角投影破断図である。第2A図、第2B図及び第2C図
は本発明に従うアセンブリを製造する中間工程を示す側
面図である。 10……集積回路装置、12……くぼんだチツプ取付パツ
ド、14……第１のリード・フレーム、16……結合領域、
18……ワイア・ボンド、20……リード・フレーム・フイ
ンガ、22……周辺パツド、24……両面接着テープ、26…
…中央パツド、28……第２のリード・フレーム、30……
フインガ、32……ワイア、34……成形プラスチツク・ボ
デイ、36、38……パツド、39……コンタクト表面。
フロントページの続き (72)発明者 ヴイリアム・カーロル・ワード アメリカ合衆国ヴアーモント州バーリント ン、ビロデユー・コート28番地 (56)参考文献 特開 昭61−241959（ＪＰ，Ａ) 特開 昭62−40752（ＪＰ，Ａ) 実開 昭52−29060（ＪＰ，Ｕ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】（ａ）多数の突出したリードを有する第１
    のリード・フレームと、 （ｂ）上記第１のリード・フレーム上に取り付けられ、
    一組の周辺コンタクト・パッド及び中央コンタクト・パ
    ッド、並びに上記第１のリード・フレームと上記周辺コ
    ンタクト・パッド間に電気的コンタクトを確立するため
    の手段を有する電子装置と、 （ｃ）上記第１のリード・フレームの周辺上と、上記電
    子装置の表面において上記周辺コンタクト・パッドと上
    記中央コンタクト・パッドとの間の領域上に置かれた絶
    縁性の両面接着テープと、 （ｄ）多数の突出したリードを有し、上記両面接着テー
    プ上に取り付けられ、上記中央コンタクト・パッドとの
    間に電気的コンタクトを確立する手段を有する第２のリ
    ード・フレームを具備する、 回路パッケージ・アセンブリ。
JP63095826A 1987-06-15 1988-04-20 回路パツケージ・アセンブリ Expired - Lifetime JPH0831560B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US61361 1987-06-15
US07/061,361 US4796078A (en) 1987-06-15 1987-06-15 Peripheral/area wire bonding technique

Publications (2)

Publication Number Publication Date
JPS6428945A JPS6428945A (en) 1989-01-31
JPH0831560B2 true JPH0831560B2 (ja) 1996-03-27

Family

ID=22035304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63095826A Expired - Lifetime JPH0831560B2 (ja) 1987-06-15 1988-04-20 回路パツケージ・アセンブリ

Country Status (3)

Country Link
US (1) US4796078A (ja)
EP (1) EP0295459A3 (ja)
JP (1) JPH0831560B2 (ja)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5365113A (en) * 1987-06-30 1994-11-15 Hitachi, Ltd. Semiconductor device
US5184208A (en) * 1987-06-30 1993-02-02 Hitachi, Ltd. Semiconductor device
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
JP2522524B2 (ja) * 1988-08-06 1996-08-07 株式会社東芝 半導体装置の製造方法
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
US5311056A (en) * 1988-10-21 1994-05-10 Shinko Electric Industries Co., Ltd. Semiconductor device having a bi-level leadframe
US5099306A (en) * 1988-11-21 1992-03-24 Honeywell Inc. Stacked tab leadframe assembly
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
US4987473A (en) * 1989-08-03 1991-01-22 Vlsi Technology, Inc. Leadframe system with multi-tier leads
US5237202A (en) * 1989-10-16 1993-08-17 Shinko Electric Industries Co., Ltd Lead frame and semiconductor device using same
US5291060A (en) * 1989-10-16 1994-03-01 Shinko Electric Industries Co., Ltd. Lead frame and semiconductor device using same
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
US5256903A (en) * 1990-02-28 1993-10-26 Hitachi Ltd. Plastic encapsulated semiconductor device
JPH0760837B2 (ja) * 1990-03-13 1995-06-28 株式会社東芝 樹脂封止型半導体装置
US5147815A (en) * 1990-05-14 1992-09-15 Motorola, Inc. Method for fabricating a multichip semiconductor device having two interdigitated leadframes
US5227662A (en) * 1990-05-24 1993-07-13 Nippon Steel Corporation Composite lead frame and semiconductor device using the same
US5377077A (en) * 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
EP0509065A1 (en) * 1990-08-01 1992-10-21 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
US5475920A (en) * 1990-08-01 1995-12-19 Burns; Carmen D. Method of assembling ultra high density integrated circuit packages
US5367766A (en) * 1990-08-01 1994-11-29 Staktek Corporation Ultra high density integrated circuit packages method
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US7198969B1 (en) 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5250839A (en) * 1990-09-26 1993-10-05 Dai Nippon Printing Co., Ltd. Multi-layer leadframes, electrically conductive plates used therefor and production of such conductive plates
US5124503A (en) * 1990-12-13 1992-06-23 Allied-Signal Inc. Dichlorotrifluoroethane stabilized to minimize hydrolysis thereof
JP2501246B2 (ja) * 1991-01-21 1996-05-29 株式会社東芝 半導体装置
AU1665392A (en) * 1991-04-05 1992-11-02 Allied-Signal Inc. Stabilized dichlorotrifluoroethane refrigeration compositions
KR940006164B1 (ko) * 1991-05-11 1994-07-08 금성일렉트론 주식회사 반도체 패키지 및 그 제조방법
US5448450A (en) * 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
US5451813A (en) * 1991-09-05 1995-09-19 Rohm Co., Ltd. Semiconductor device with lead frame having different thicknesses
JP2932785B2 (ja) * 1991-09-20 1999-08-09 富士通株式会社 半導体装置
JP2609382B2 (ja) * 1991-10-01 1997-05-14 三菱電機株式会社 半導体装置
JP2634516B2 (ja) * 1991-10-15 1997-07-30 三菱電機株式会社 反転型ｉｃの製造方法、反転型ｉｃ、ｉｃモジュール
JPH0538951U (ja) * 1991-10-28 1993-05-25 ブラザー工業株式会社 表面実装部品の回路基板への実装構造
EP0987758A3 (en) * 1991-12-27 2000-05-24 Fujitsu Limited Semiconducter device and method of producing the same
JPH05206354A (ja) * 1992-01-24 1993-08-13 Mitsubishi Electric Corp 半導体圧力センサおよびその製造方法
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
US5380952A (en) * 1992-07-22 1995-01-10 Vlsi Technology, Inc. Integrated circuit package with stabilizer bar
EP0594299A3 (en) * 1992-09-18 1994-11-23 Texas Instruments Inc Multi-layer circuit grid unit and integrated circuit method.
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5399902A (en) * 1993-03-04 1995-03-21 International Business Machines Corporation Semiconductor chip packaging structure including a ground plane
US5644161A (en) * 1993-03-29 1997-07-01 Staktek Corporation Ultra-high density warp-resistant memory module
US5541812A (en) * 1995-05-22 1996-07-30 Burns; Carmen D. Bus communication system for stacked high density integrated circuit packages having an intermediate lead frame
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
US5455740A (en) * 1994-03-07 1995-10-03 Staktek Corporation Bus communication system for stacked high density integrated circuit packages
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US7073254B2 (en) * 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
WO1995028740A1 (en) * 1994-04-14 1995-10-26 Olin Corporation Electronic package having improved wire bonding capability
JPH07288309A (ja) * 1994-04-19 1995-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法並びに半導体モジュール
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
US5923538A (en) * 1994-10-17 1999-07-13 Lsi Logic Corporation Support member for mounting a microelectronic circuit package
US6025642A (en) * 1995-08-17 2000-02-15 Staktek Corporation Ultra high density integrated circuit packages
FR2738077B1 (fr) * 1995-08-23 1997-09-19 Schlumberger Ind Sa Micro-boitier electronique pour carte a memoire electronique et procede de realisation
US6551845B1 (en) * 1996-01-02 2003-04-22 Micron Technology, Inc. Method of temporarily securing a die to a burn-in carrier
US8033838B2 (en) * 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US5776799A (en) * 1996-11-08 1998-07-07 Samsung Electronics Co., Ltd. Lead-on-chip type semiconductor chip package using an adhesive deposited on chip active surfaces at a wafer level and method for manufacturing same
JP3535328B2 (ja) * 1996-11-13 2004-06-07 株式会社ルネサステクノロジ リードフレームとこれを用いた半導体装置
US5937276A (en) * 1996-12-13 1999-08-10 Tessera, Inc. Bonding lead structure with enhanced encapsulation
US6068180A (en) * 1996-12-18 2000-05-30 Texas Instruments Incorporated System, apparatus, and method for connecting a semiconductor chip to a three-dimensional leadframe
US6462404B1 (en) 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
US5945732A (en) 1997-03-12 1999-08-31 Staktek Corporation Apparatus and method of manufacturing a warp resistant thermally conductive integrated circuit package
US5972152A (en) 1997-05-16 1999-10-26 Micron Communications, Inc. Methods of fixturing flexible circuit substrates and a processing carrier, processing a flexible circuit and processing a flexible circuit substrate relative to a processing carrier
US6687969B1 (en) 1997-05-16 2004-02-10 Micron Technology, Inc. Methods of fixturing flexible substrates and methods of processing flexible substrates
US6774480B1 (en) * 1999-07-30 2004-08-10 Micron Technology, Inc. Method and structure for manufacturing improved yield semiconductor packaged devices
US6572387B2 (en) 1999-09-24 2003-06-03 Staktek Group, L.P. Flexible circuit connector for stacked chip module
US6762067B1 (en) * 2000-01-18 2004-07-13 Fairchild Semiconductor Corporation Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
US6462408B1 (en) 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
JP2003234359A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体装置の製造方法
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
US8120153B1 (en) 2005-09-16 2012-02-21 University Of Central Florida Research Foundation, Inc. High-temperature, wirebondless, injection-molded, ultra-compact hybrid power module
US7808088B2 (en) * 2006-06-07 2010-10-05 Texas Instruments Incorporated Semiconductor device with improved high current performance
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
DE102010044709B4 (de) * 2010-09-08 2015-07-02 Vincotech Holdings S.à.r.l. Leistungshalbleitermodul mit Metallsinterverbindungen sowie Herstellungsverfahren
DE102020109493A1 (de) 2020-04-06 2021-10-07 Infineon Technologies Ag Ein halbleiterbauelementpackage mit zwei übereinander gestapelten leadframes

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3838984A (en) * 1973-04-16 1974-10-01 Sperry Rand Corp Flexible carrier and interconnect for uncased ic chips
JPS5229060U (ja) * 1975-08-20 1977-03-01
JPS5372456A (en) * 1976-12-10 1978-06-27 Hitachi Ltd Glass sealing semiconductor device
US4330790A (en) * 1980-03-24 1982-05-18 National Semiconductor Corporation Tape operated semiconductor device packaging
ZA812893B (en) * 1980-05-12 1982-05-26 Ncr Co Integrated circuit package having a plurality of pins for providing external electrical connections
US4438181A (en) * 1981-01-13 1984-03-20 Jon M. Schroeder Electronic component bonding tape
US4496965A (en) * 1981-05-18 1985-01-29 Texas Instruments Incorporated Stacked interdigitated lead frame assembly
JPS59127843A (ja) * 1983-01-12 1984-07-23 Fujitsu Ltd 半導体装置の製造方法
JPS6020525A (ja) * 1983-07-13 1985-02-01 Matsushita Electronics Corp 半導体装置
JPS6112053A (ja) * 1984-06-27 1986-01-20 Nec Corp リ−ドフレ−ム
CA1238119A (en) * 1985-04-18 1988-06-14 Douglas W. Phelps, Jr. Packaged semiconductor chip
JPH0812896B2 (ja) * 1985-04-19 1996-02-07 松下電子工業株式会社 半導体装置
JPS6240752A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd 半導体装置
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames

Also Published As

Publication number Publication date
US4796078A (en) 1989-01-03
EP0295459A2 (en) 1988-12-21
JPS6428945A (en) 1989-01-31
EP0295459A3 (en) 1989-10-18

Similar Documents

Publication Publication Date Title
JPH0831560B2 (ja) 回路パツケージ・アセンブリ
US6673650B2 (en) Multi chip semiconductor package and method of construction
US5637828A (en) High density semiconductor package
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
US6452278B1 (en) Low profile package for plural semiconductor dies
US6482674B1 (en) Semiconductor package having metal foil die mounting plate
US6552416B1 (en) Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
US5648679A (en) Tape ball lead integrated circuit package
EP0247775B1 (en) Semiconductor package with high density i/o lead connection
US6683377B1 (en) Multi-stacked memory package
JP2953899B2 (ja) 半導体装置
JPS6355213B2 (ja)
KR100255476B1 (ko) 볼 그리드 어레이 패키지
US5457071A (en) Stackable vertical thin package/plastic molded lead-on-chip memory cube
US5296737A (en) Semiconductor device with a plurality of face to face chips
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
US20050156322A1 (en) Thin semiconductor package including stacked dies
JP3417095B2 (ja) 半導体装置
GB2174538A (en) Semiconductor package
US6057594A (en) High power dissipating tape ball grid array package
EP0474224B1 (en) Semiconductor device comprising a plurality of semiconductor chips
US6846697B2 (en) Integrated circuit packages and the method for making the same
JPS6370532A (ja) 半導体装置
JP3418759B2 (ja) 半導体パッケージ
KR100279249B1 (ko) 적층형패키지및그의제조방법