JPH0832073A - 薄膜トランジスタアレイ素子 - Google Patents
薄膜トランジスタアレイ素子Info
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- JPH0832073A JPH0832073A JP16180894A JP16180894A JPH0832073A JP H0832073 A JPH0832073 A JP H0832073A JP 16180894 A JP16180894 A JP 16180894A JP 16180894 A JP16180894 A JP 16180894A JP H0832073 A JPH0832073 A JP H0832073A
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Abstract
(57)【要約】
【目的】長時間駆動させることにより発生するＴＦＴの
オフ特性の劣化を低減することができ、高信頼性で優れ
た性能を有する薄膜トランジスタアレイ素子を提供す
る。 【構成】絶縁基板の前記信号線と走査線の各交差点に対
応して形成された画素電極と、チャンネル部の保護絶縁
膜パターンをゲート電極をマスクにして形成する自己整
合型の逆スタガ構造の薄膜トランジスタとを備え、薄膜
トランジスタのソース電極７ａから半導体層３を介して
ドレイン電極７ｂへ流れる電流の経路における半導体層
３の幅Ｗ１を、ソース電極７ａおよびドレイン電極７ｂ
の幅Ｗ２，Ｗ３に比べて狭くしている。
オフ特性の劣化を低減することができ、高信頼性で優れ
た性能を有する薄膜トランジスタアレイ素子を提供す
る。 【構成】絶縁基板の前記信号線と走査線の各交差点に対
応して形成された画素電極と、チャンネル部の保護絶縁
膜パターンをゲート電極をマスクにして形成する自己整
合型の逆スタガ構造の薄膜トランジスタとを備え、薄膜
トランジスタのソース電極７ａから半導体層３を介して
ドレイン電極７ｂへ流れる電流の経路における半導体層
３の幅Ｗ１を、ソース電極７ａおよびドレイン電極７ｂ
の幅Ｗ２，Ｗ３に比べて狭くしている。
Description
【０００１】
【産業上の利用分野】この発明は、高信頼性で優れた表
示品位の液晶表示装置を実現するための薄膜トランジス
タアレイ素子に関するものである。
示品位の液晶表示装置を実現するための薄膜トランジス
タアレイ素子に関するものである。
【０００２】
【従来の技術】アモルファスシリコン薄膜トランジスタ
（以下ａ−ＳｉＴＦＴと略記）をスイッチング素子とし
て用いた液晶表示装置（以下ＬＣＤと略記）は、ＣＲＴ
に匹敵する表示性能を有したフラットディスプレイとし
て、ポケットテレビ，ビデオカメラのビューファインダ
ー，パソコンおよびワードプロセッサなど種々の分野で
応用されている。
（以下ａ−ＳｉＴＦＴと略記）をスイッチング素子とし
て用いた液晶表示装置（以下ＬＣＤと略記）は、ＣＲＴ
に匹敵する表示性能を有したフラットディスプレイとし
て、ポケットテレビ，ビデオカメラのビューファインダ
ー，パソコンおよびワードプロセッサなど種々の分野で
応用されている。
【０００３】現在、このようなＬＣＤのａ−ＳｉＴＦＴ
として広く実用化されている構造は、ゲート電極を下層
に配した、いわゆる逆スタガ型構造といわれるタイプの
ものである。この構造は、チャンネル部の保護絶縁膜パ
ターンを基板の裏面からの露光を行って形成する自己整
合型であり、ゲート絶縁層と半導体層とを真空中で連続
成膜できることから、比較的安定なトランジスタが形成
できるという利点を有している。
として広く実用化されている構造は、ゲート電極を下層
に配した、いわゆる逆スタガ型構造といわれるタイプの
ものである。この構造は、チャンネル部の保護絶縁膜パ
ターンを基板の裏面からの露光を行って形成する自己整
合型であり、ゲート絶縁層と半導体層とを真空中で連続
成膜できることから、比較的安定なトランジスタが形成
できるという利点を有している。
【０００４】このような逆スタガ構造のａ−ＳｉＴＦＴ
をスイッチング素子として用いた一般的なＴＦＴ（薄膜
トランジスタ）−ＬＣＤの構造について、図９を用いて
説明する。図９において、（ａ）はＬＣＤの構造を示す
断面図、（ｂ）はＴＦＴの平面図を示している。図中、
１は絶縁基板１２ａ上に形成されたゲート電極、２はゲ
ート絶縁膜、３はａ−Ｓｉ（アモルファスシリコン）半
導体層、４は半導体層３を保護するための絶縁膜であ
る。５はリンを不純物としてドープしたｎ型のａ−Ｓｉ
層であり、７ａ，７ｂはそれぞれソース電極，ドレイン
電極を表している。６はドレイン電極７ｂと電気的に接
続された画素電極である。８は薄膜トランジスタを保護
するためのオーバーコート絶縁膜であり、一般的には窒
化シリコン（ＳｉＮｘ）が用いられている。９ａ，９ｂ
は配向膜、１０は液晶層を示している。１１は絶縁基板
１２ｂ上に形成された対向電極である。
をスイッチング素子として用いた一般的なＴＦＴ（薄膜
トランジスタ）−ＬＣＤの構造について、図９を用いて
説明する。図９において、（ａ）はＬＣＤの構造を示す
断面図、（ｂ）はＴＦＴの平面図を示している。図中、
１は絶縁基板１２ａ上に形成されたゲート電極、２はゲ
ート絶縁膜、３はａ−Ｓｉ（アモルファスシリコン）半
導体層、４は半導体層３を保護するための絶縁膜であ
る。５はリンを不純物としてドープしたｎ型のａ−Ｓｉ
層であり、７ａ，７ｂはそれぞれソース電極，ドレイン
電極を表している。６はドレイン電極７ｂと電気的に接
続された画素電極である。８は薄膜トランジスタを保護
するためのオーバーコート絶縁膜であり、一般的には窒
化シリコン（ＳｉＮｘ）が用いられている。９ａ，９ｂ
は配向膜、１０は液晶層を示している。１１は絶縁基板
１２ｂ上に形成された対向電極である。
【０００５】つぎに、ＴＦＴ−ＬＣＤの駆動法について
説明する。図８は、ＴＦＴ−ＬＣＤの各電極に供給され
る駆動信号波形を示している。ＶｇはＴＦＴのゲート電
極１に与えられる走査信号、ＶｓはＴＦＴのソース電極
７ａに与えられる表示信号で、ＴＦＴがオン状態になっ
たとき表示信号ＶｓはＴＦＴを通じてドレイン電圧Ｖｄ
として画素電極６に印加される。Ｖｓｃは表示信号電圧
振幅の中点を示している。対向電極１１には直流電圧Ｖ
ｃが印加される。ＴｏｎはＴＦＴのオン期間で、Ｔｏｆ
ｆはオフ期間を示している。
説明する。図８は、ＴＦＴ−ＬＣＤの各電極に供給され
る駆動信号波形を示している。ＶｇはＴＦＴのゲート電
極１に与えられる走査信号、ＶｓはＴＦＴのソース電極
７ａに与えられる表示信号で、ＴＦＴがオン状態になっ
たとき表示信号ＶｓはＴＦＴを通じてドレイン電圧Ｖｄ
として画素電極６に印加される。Ｖｓｃは表示信号電圧
振幅の中点を示している。対向電極１１には直流電圧Ｖ
ｃが印加される。ＴｏｎはＴＦＴのオン期間で、Ｔｏｆ
ｆはオフ期間を示している。
【０００６】
【発明が解決しようとする課題】ところで、現在のとこ
ろ、上記したような構成のＴＦＴ−ＬＣＤパネルを高温
で長時間駆動させた場合、つぎのような画像上の現象が
現れてくることが知られている。一つは、長時間、同一
の固定パターンを表示した時に、そのパターンが残像と
して認識される焼き付けという現象であり、もう一つ
は、ＴＦＴのオフ特性が劣化することによって生じるコ
ントラストの低下といった現象である。以下に、これら
の問題点について、図８および図９を用いて詳しく説明
する。
ろ、上記したような構成のＴＦＴ−ＬＣＤパネルを高温
で長時間駆動させた場合、つぎのような画像上の現象が
現れてくることが知られている。一つは、長時間、同一
の固定パターンを表示した時に、そのパターンが残像と
して認識される焼き付けという現象であり、もう一つ
は、ＴＦＴのオフ特性が劣化することによって生じるコ
ントラストの低下といった現象である。以下に、これら
の問題点について、図８および図９を用いて詳しく説明
する。
【０００７】まず、はじめに焼き付け現象について説明
する。図９に示したように、このような構造のＴＦＴで
は、ゲート電極１とドレイン電極７ｂが平面的に重なる
領域で、ゲート〜ドレイン電極間の寄生容量Ｃｇｄが形
成される。図８の信号波形からわかるように、ＴＦＴ−
ＬＣＤを駆動させた場合、この寄生容量Ｃｇｄにより、
画素電極６に与えられるドレイン電圧Ｖｄの電位降下△
Ｖｄが生じ、画素電極６上の液晶１０の層にＤＣ電圧が
付加される。この電位降下△Ｖｄは、 ΔVd＝Cgd(Vgt-Vgb)/(Clc ＋Cst ＋Cgd) のように表せ、寄生容量Ｃｇｄが増加することによって
大きくなる。ここで、Ｃｌc は液晶容量、Ｃｓｔは付加
容量、Ｖｇｔは走査信号Ｖｇのオン時の電位、Ｖｇｂは
走査信号Ｖｇのオフ時の電位である。
する。図９に示したように、このような構造のＴＦＴで
は、ゲート電極１とドレイン電極７ｂが平面的に重なる
領域で、ゲート〜ドレイン電極間の寄生容量Ｃｇｄが形
成される。図８の信号波形からわかるように、ＴＦＴ−
ＬＣＤを駆動させた場合、この寄生容量Ｃｇｄにより、
画素電極６に与えられるドレイン電圧Ｖｄの電位降下△
Ｖｄが生じ、画素電極６上の液晶１０の層にＤＣ電圧が
付加される。この電位降下△Ｖｄは、 ΔVd＝Cgd(Vgt-Vgb)/(Clc ＋Cst ＋Cgd) のように表せ、寄生容量Ｃｇｄが増加することによって
大きくなる。ここで、Ｃｌc は液晶容量、Ｃｓｔは付加
容量、Ｖｇｔは走査信号Ｖｇのオン時の電位、Ｖｇｂは
走査信号Ｖｇのオフ時の電位である。
【０００８】したがって、電位降下△Ｖｄが増加するこ
とによって液晶１０の層へのＤＣ電圧成分も増加してく
る。このような液晶１０の層へのＤＣ電圧成分が、液晶
１０の層に内部電荷を誘起し、結果として、焼き付けと
いった画像品質課題の原因となっている。つぎに、ＴＦ
Ｔのオフ特性の劣化について説明する。図９に示したよ
うに、ＴＦＴ−ＬＣＤでは、ＴＦＴのチャンネル上に配
向膜９ａと液晶層１０が存在する。また、図８に示すよ
うに、ＴＦＴのゲート電極１にはその動作上、ＴＦＴが
オン状態となるわずかなオン期間Ｔｏｎを除いて、負の
ゲートバイアスＶｇｂが印加されたオフ状態のオフ期間
Ｔｏｆｆで、この期間、ＴＦＴを通じて画素電極６に供
給されたドレイン電圧Ｖｄは保持される。つまり、対向
電極１１とゲート電極１との間には、ほとんどの期間、
対向電極１１側を正、ゲート電極１側を負とする直流電
圧が印加されることになる。これによって、配向膜９ａ
がＴＦＴの上側のａ−Ｓｉ半導体上で分極を生じ、ａ−
Ｓｉ半導体層３の上層部においてエレクトロンが誘起さ
れ、ＴＦＴのオフ特性が劣化してくる（参考文献：小川
他 平成元年電気関係学会関西支部連合大会 Ｇ３１
３，Ｇ１０−３０）。
とによって液晶１０の層へのＤＣ電圧成分も増加してく
る。このような液晶１０の層へのＤＣ電圧成分が、液晶
１０の層に内部電荷を誘起し、結果として、焼き付けと
いった画像品質課題の原因となっている。つぎに、ＴＦ
Ｔのオフ特性の劣化について説明する。図９に示したよ
うに、ＴＦＴ−ＬＣＤでは、ＴＦＴのチャンネル上に配
向膜９ａと液晶層１０が存在する。また、図８に示すよ
うに、ＴＦＴのゲート電極１にはその動作上、ＴＦＴが
オン状態となるわずかなオン期間Ｔｏｎを除いて、負の
ゲートバイアスＶｇｂが印加されたオフ状態のオフ期間
Ｔｏｆｆで、この期間、ＴＦＴを通じて画素電極６に供
給されたドレイン電圧Ｖｄは保持される。つまり、対向
電極１１とゲート電極１との間には、ほとんどの期間、
対向電極１１側を正、ゲート電極１側を負とする直流電
圧が印加されることになる。これによって、配向膜９ａ
がＴＦＴの上側のａ−Ｓｉ半導体上で分極を生じ、ａ−
Ｓｉ半導体層３の上層部においてエレクトロンが誘起さ
れ、ＴＦＴのオフ特性が劣化してくる（参考文献：小川
他 平成元年電気関係学会関西支部連合大会 Ｇ３１
３，Ｇ１０−３０）。
【０００９】図１０は、ＴＦＴ−ＬＣＤ構成でのＴＦＴ
のソース電極７ａとドレイン電極７ｂとの間に流れる電
流Ｉｄと、ゲート電極１に印加する電圧Ｖｇとの関係に
おいて、ＴＦＴのスイッチング性能を表すＩｄ−Ｖｇ特
性の経時変化を測定した結果である。図１０からわかる
ように、初期の特性Ｐ1 に比べて２４時間動作後の特性
Ｐ2 は、オン状態からオフ状態の境界部分であるサブス
レッショルド領域での電流の増加がみられる。こうした
スイッチング特性の劣化によって、ＴＦＴ−ＬＣＤにお
ける液晶１０への電圧保持特性が悪くなり、結果的にコ
ントラストの低下や点欠陥といった画像品質課題を引き
起こすことになる。
のソース電極７ａとドレイン電極７ｂとの間に流れる電
流Ｉｄと、ゲート電極１に印加する電圧Ｖｇとの関係に
おいて、ＴＦＴのスイッチング性能を表すＩｄ−Ｖｇ特
性の経時変化を測定した結果である。図１０からわかる
ように、初期の特性Ｐ1 に比べて２４時間動作後の特性
Ｐ2 は、オン状態からオフ状態の境界部分であるサブス
レッショルド領域での電流の増加がみられる。こうした
スイッチング特性の劣化によって、ＴＦＴ−ＬＣＤにお
ける液晶１０への電圧保持特性が悪くなり、結果的にコ
ントラストの低下や点欠陥といった画像品質課題を引き
起こすことになる。
【００１０】この発明は、かかる問題点に鑑みてなされ
たもので、第１に長時間駆動させることにより発生する
ＴＦＴのオフ特性の劣化を低減すること、第２にゲート
電極〜ドレイン電極間の寄生容量に伴う液晶層へのＤＣ
電圧印加による信頼性の低下および焼き付け現象の発生
を防ぐこと、さらにＴＦＴ−ＬＣＤの開口率すなわち画
面全体の面積に対する画素電極によって表示される面積
の割合の向上に伴う画面の明るさの向上も図れる、高信
頼性で優れた性能を有する薄膜トランジスタアレイ素子
を提供することを目的としている。
たもので、第１に長時間駆動させることにより発生する
ＴＦＴのオフ特性の劣化を低減すること、第２にゲート
電極〜ドレイン電極間の寄生容量に伴う液晶層へのＤＣ
電圧印加による信頼性の低下および焼き付け現象の発生
を防ぐこと、さらにＴＦＴ−ＬＣＤの開口率すなわち画
面全体の面積に対する画素電極によって表示される面積
の割合の向上に伴う画面の明るさの向上も図れる、高信
頼性で優れた性能を有する薄膜トランジスタアレイ素子
を提供することを目的としている。
【００１１】
【課題を解決するための手段】請求項１の薄膜トランジ
スタアレイ素子は、一主面上にマトリクス状に配置され
た信号線と走査線を有する絶縁基板と、この絶縁基板の
信号線と走査線の各交差点に対応して形成された画素電
極と、チャンネル部の保護絶縁膜パターンを絶縁基板の
一主面と異なるもう一方の面からゲート電極をマスクに
して露光を行って形成する自己整合型の逆スタガ構造で
あって画素電極と信号線および走査線との間に設けられ
た薄膜トランジスタとを備え、薄膜トランジスタのソー
ス電極から半導体層を介してドレイン電極へ流れる電流
の経路における半導体層の幅が、ソース電極およびドレ
イン電極の幅の少なくともいずれか一方に比べて狭いこ
とを特徴とするものである。
スタアレイ素子は、一主面上にマトリクス状に配置され
た信号線と走査線を有する絶縁基板と、この絶縁基板の
信号線と走査線の各交差点に対応して形成された画素電
極と、チャンネル部の保護絶縁膜パターンを絶縁基板の
一主面と異なるもう一方の面からゲート電極をマスクに
して露光を行って形成する自己整合型の逆スタガ構造で
あって画素電極と信号線および走査線との間に設けられ
た薄膜トランジスタとを備え、薄膜トランジスタのソー
ス電極から半導体層を介してドレイン電極へ流れる電流
の経路における半導体層の幅が、ソース電極およびドレ
イン電極の幅の少なくともいずれか一方に比べて狭いこ
とを特徴とするものである。
【００１２】請求項２の薄膜トランジスタアレイ素子
は、請求項１において、ソース電極およびドレイン電極
の幅の少なくともいずれか一方と、薄膜トランジスタの
半導体層の幅との差を４μｍ以上としたものである。請
求項３の薄膜トランジスタアレイ素子は、請求項１にお
いて、走査線より突出したゲート電極に対して走査線の
方向に並ぶようにソース電極およびドレイン電極を形成
するとともに、ゲート電極の先端部が、ソース電極およ
びドレイン電極の少なくとも一方より内側に位置するも
のである。
は、請求項１において、ソース電極およびドレイン電極
の幅の少なくともいずれか一方と、薄膜トランジスタの
半導体層の幅との差を４μｍ以上としたものである。請
求項３の薄膜トランジスタアレイ素子は、請求項１にお
いて、走査線より突出したゲート電極に対して走査線の
方向に並ぶようにソース電極およびドレイン電極を形成
するとともに、ゲート電極の先端部が、ソース電極およ
びドレイン電極の少なくとも一方より内側に位置するも
のである。
【００１３】
【作用】請求項１の薄膜トランジスタアレイ素子によれ
ば、走査線に走査信号が印加され信号線に表示信号が印
加されて薄膜トランジスタがオンとなり画素電極に電圧
が印加され画素電極上の液晶を表示動作する。この場
合、薄膜トランジスタのソース電極から半導体層を介し
てドレイン電極へ流れる電流の経路における半導体層の
幅が、ソース電極およびドレイン電極の幅の少なくとも
いずれか一方に比べて狭いため、薄膜トランジスタのチ
ャンネル上の配向膜近傍の電位が、対向電極の電位の影
響を受けにくくなり、ソース電極およびドレイン電極の
電位によって制御されるようになる。これによって配向
膜近傍の電位が安定し、前記した分極によるａ−Ｓｉ半
導体の上層部におけるエレクトロンの誘起を抑えること
ができる。このため、長時間駆動させることにより発生
する薄膜トランジスタのオフ特性の劣化を低減すること
でき、画像品質を維持できる。
ば、走査線に走査信号が印加され信号線に表示信号が印
加されて薄膜トランジスタがオンとなり画素電極に電圧
が印加され画素電極上の液晶を表示動作する。この場
合、薄膜トランジスタのソース電極から半導体層を介し
てドレイン電極へ流れる電流の経路における半導体層の
幅が、ソース電極およびドレイン電極の幅の少なくとも
いずれか一方に比べて狭いため、薄膜トランジスタのチ
ャンネル上の配向膜近傍の電位が、対向電極の電位の影
響を受けにくくなり、ソース電極およびドレイン電極の
電位によって制御されるようになる。これによって配向
膜近傍の電位が安定し、前記した分極によるａ−Ｓｉ半
導体の上層部におけるエレクトロンの誘起を抑えること
ができる。このため、長時間駆動させることにより発生
する薄膜トランジスタのオフ特性の劣化を低減すること
でき、画像品質を維持できる。
【００１４】請求項２の薄膜トランジスタアレイ素子に
よれば、請求項１において、ソース電極およびドレイン
電極の幅の少なくともいずれか一方と、薄膜トランジス
タの半導体層の幅との差を４μｍ以上としたため、請求
項１と同作用がある。請求項３の薄膜トランジスタアレ
イ素子によれば、請求項１において、走査線より突出し
たゲート電極に対して走査線の方向に並ぶようにソース
電極およびドレイン電極を形成するとともに、ゲート電
極の先端部が、ソース電極およびドレイン電極の少なく
とも一方より内側に位置するため、請求項１の作用のほ
か、薄膜トランジスタのオン電流の大きさは変えずにゲ
ート電極の面積をさらに小さくできるため、ゲート電極
〜ドレイン電極間の寄生容量が小さくなり、液晶層への
ＤＣ印加成分を低下し、画素電極の電位降下を抑えるこ
とができる。このため、信頼性の低下および焼付け現象
の発生を防ぐことができるとともに、開口率すなわち画
面全体の面積に対する画素電極によって表示される面積
の割合の向上に伴う画面の明るさの向上も図れ、高信頼
性で優れた性能を実現できる。
よれば、請求項１において、ソース電極およびドレイン
電極の幅の少なくともいずれか一方と、薄膜トランジス
タの半導体層の幅との差を４μｍ以上としたため、請求
項１と同作用がある。請求項３の薄膜トランジスタアレ
イ素子によれば、請求項１において、走査線より突出し
たゲート電極に対して走査線の方向に並ぶようにソース
電極およびドレイン電極を形成するとともに、ゲート電
極の先端部が、ソース電極およびドレイン電極の少なく
とも一方より内側に位置するため、請求項１の作用のほ
か、薄膜トランジスタのオン電流の大きさは変えずにゲ
ート電極の面積をさらに小さくできるため、ゲート電極
〜ドレイン電極間の寄生容量が小さくなり、液晶層への
ＤＣ印加成分を低下し、画素電極の電位降下を抑えるこ
とができる。このため、信頼性の低下および焼付け現象
の発生を防ぐことができるとともに、開口率すなわち画
面全体の面積に対する画素電極によって表示される面積
の割合の向上に伴う画面の明るさの向上も図れ、高信頼
性で優れた性能を実現できる。
【００１５】
【実施例】この発明の第１の実施例の薄膜トランジスタ
アレイ素子を図１に示す。すなわち、図１は薄膜トラン
ジスタアレイ素子の構造を示し、（ａ）はその断面図、
（ｂ）は平面図を示す。図において、１はゲート電極、
２は第１の絶縁膜（ゲート絶縁膜）、３は半導体層、４
は第２の絶縁膜（保護絶縁膜）、５はＰドープ半導体
層、６は透明電極（画素電極）、７ａはソース電極、７
ｂはドレイン電極、８は第３の絶縁膜（オーバーコート
絶縁膜）である。
アレイ素子を図１に示す。すなわち、図１は薄膜トラン
ジスタアレイ素子の構造を示し、（ａ）はその断面図、
（ｂ）は平面図を示す。図において、１はゲート電極、
２は第１の絶縁膜（ゲート絶縁膜）、３は半導体層、４
は第２の絶縁膜（保護絶縁膜）、５はＰドープ半導体
層、６は透明電極（画素電極）、７ａはソース電極、７
ｂはドレイン電極、８は第３の絶縁膜（オーバーコート
絶縁膜）である。
【００１６】ここで、第１の実施例の薄膜トランジスタ
アレイ素子の具体的な作成方法について、図７を用いて
簡単に説明する。図７の（１）〜（９）において、左側
は平面図、右側は断面図である。また第１の実施例の薄
膜トランジスタアレイ素子において、スイッチング素子
として第２の絶縁膜４のパターンを絶縁基板１２ａの裏
面からの露光を行って形成する逆スタガ型のａ−ＳｉＴ
ＦＴを用いた。
アレイ素子の具体的な作成方法について、図７を用いて
簡単に説明する。図７の（１）〜（９）において、左側
は平面図、右側は断面図である。また第１の実施例の薄
膜トランジスタアレイ素子において、スイッチング素子
として第２の絶縁膜４のパターンを絶縁基板１２ａの裏
面からの露光を行って形成する逆スタガ型のａ−ＳｉＴ
ＦＴを用いた。
【００１７】（１）透明な絶縁基板１２ａ上に、ゲート
電極１としてＣｒを製膜し、パターン化した後、（２）
第１の絶縁膜２としてＳｉＮｘ，半導体層３としてａ−
Ｓｉ，第２の絶縁膜４としてＳｉＮｘを連続製膜する。
（３）フォトリソグラフィの工程において、絶縁基板１
２ａの全体にポジ型のフォトレジスト１５を塗布した
後、第２の絶縁膜４のみ絶縁基板１２ａの裏面からゲー
ト電極１のパターンをマスクとして用いてゲート電極１
以外の部分を矢印の方向から露光する。（４）続いて、
絶縁基板１２ａの表面から別のマスク１６を用いてマス
ク１６以外の部分を矢印の方向から露光し、（５）その
結果、ゲート電極１のパターンとマスク１６が平面的に
重なった部分にレジスト１５が残り、それをマスクとし
て第２の絶縁膜４をパターン化する。（６）Ｐドープ半
導体層５としてｎ＋ａ−Ｓｉを製膜後、半導体層３とＰ
ドープ半導体層５をパターン化する。（７）画素電極６
としてＩＴＯを成膜し、パターン化した後、第１の絶縁
膜２をパターン化する。（８）ソース電極７ａ，ドレイ
ン電極７ｂとしてＡｌを製膜し、パターン化する。ドレ
イン電極７ｂと画素電極６は電気的に接続されている。
（９）最後に第３の絶縁膜８としてＳｉＮｘを製膜し、
パターン化し、第１の実施例の薄膜トランジスタアレイ
素子を完成した。
電極１としてＣｒを製膜し、パターン化した後、（２）
第１の絶縁膜２としてＳｉＮｘ，半導体層３としてａ−
Ｓｉ，第２の絶縁膜４としてＳｉＮｘを連続製膜する。
（３）フォトリソグラフィの工程において、絶縁基板１
２ａの全体にポジ型のフォトレジスト１５を塗布した
後、第２の絶縁膜４のみ絶縁基板１２ａの裏面からゲー
ト電極１のパターンをマスクとして用いてゲート電極１
以外の部分を矢印の方向から露光する。（４）続いて、
絶縁基板１２ａの表面から別のマスク１６を用いてマス
ク１６以外の部分を矢印の方向から露光し、（５）その
結果、ゲート電極１のパターンとマスク１６が平面的に
重なった部分にレジスト１５が残り、それをマスクとし
て第２の絶縁膜４をパターン化する。（６）Ｐドープ半
導体層５としてｎ＋ａ−Ｓｉを製膜後、半導体層３とＰ
ドープ半導体層５をパターン化する。（７）画素電極６
としてＩＴＯを成膜し、パターン化した後、第１の絶縁
膜２をパターン化する。（８）ソース電極７ａ，ドレイ
ン電極７ｂとしてＡｌを製膜し、パターン化する。ドレ
イン電極７ｂと画素電極６は電気的に接続されている。
（９）最後に第３の絶縁膜８としてＳｉＮｘを製膜し、
パターン化し、第１の実施例の薄膜トランジスタアレイ
素子を完成した。
【００１８】つぎに、この第１の実施例の薄膜トランジ
スタアレイ素子の特性について述べる。まず、薄膜トラ
ンジスタのソース電極７ａから半導体層３を介してドレ
イン電極７ｂへ流れる電流の経路における半導体層３の
幅Ｗ１が、ソース電極７ａの幅Ｗ２およびドレイン電極
７ｂの幅Ｗ３に比べて狭く、しかもソース電極７ａの幅
Ｗ２およびドレイン電極７ｂの幅Ｗ３と、半導体層３の
幅Ｗ１との差が、４μｍ以上としている。すなわち、Ｗ
２−Ｗ１≧４μｍ，Ｗ３−Ｗ１≧４μｍである。このよ
うな構成の薄膜トランジスタアレイ素子を用いたＴＦＴ
−ＬＣＤに対して、ＴＦＴ特性の経時変化を評価した。
動作試験は、６０℃で行った。図２にＴＦＴのＩｄ−Ｖ
ｇ特性の初期の特性Ｑ1 と２４時間動作後の特性Ｑ2 を
示す。図２に示すように、この実施例では、薄膜トラン
ジスタアレイの半導体層３の幅Ｗ１を、ソース電極７ａ
の幅Ｗ２およびドレイン電極７ｂの幅Ｗ３に比べて狭い
構成としたことにより、オフ特性の経時変化が充分に抑
えられていることがわかる。
スタアレイ素子の特性について述べる。まず、薄膜トラ
ンジスタのソース電極７ａから半導体層３を介してドレ
イン電極７ｂへ流れる電流の経路における半導体層３の
幅Ｗ１が、ソース電極７ａの幅Ｗ２およびドレイン電極
７ｂの幅Ｗ３に比べて狭く、しかもソース電極７ａの幅
Ｗ２およびドレイン電極７ｂの幅Ｗ３と、半導体層３の
幅Ｗ１との差が、４μｍ以上としている。すなわち、Ｗ
２−Ｗ１≧４μｍ，Ｗ３−Ｗ１≧４μｍである。このよ
うな構成の薄膜トランジスタアレイ素子を用いたＴＦＴ
−ＬＣＤに対して、ＴＦＴ特性の経時変化を評価した。
動作試験は、６０℃で行った。図２にＴＦＴのＩｄ−Ｖ
ｇ特性の初期の特性Ｑ1 と２４時間動作後の特性Ｑ2 を
示す。図２に示すように、この実施例では、薄膜トラン
ジスタアレイの半導体層３の幅Ｗ１を、ソース電極７ａ
の幅Ｗ２およびドレイン電極７ｂの幅Ｗ３に比べて狭い
構成としたことにより、オフ特性の経時変化が充分に抑
えられていることがわかる。
【００１９】この発明の第２の実施例を図３に示す。す
なわち、この薄膜トランジスタアレイ素子は、ゲート配
線となる走査線上をゲート電極１としてＴＦＴのチャン
ネル部を形成したものであり、その他は特性を含めて第
１の実施例と同様である。したがって、第２の実施例に
おいても、第１の実施例と同様に、薄膜トランジスタの
ソース電極７ａから半導体層３を介してドレイン電極７
ｂへ流れる電流の経路における半導体層３の幅Ｗ１を、
ソース電極７ａの幅Ｗ２およびドレイン電極７ｂの幅Ｗ
３に比べて狭くし、その差を４μｍ以上としている。こ
のように構成することにより、オフ特性が向上する。
なわち、この薄膜トランジスタアレイ素子は、ゲート配
線となる走査線上をゲート電極１としてＴＦＴのチャン
ネル部を形成したものであり、その他は特性を含めて第
１の実施例と同様である。したがって、第２の実施例に
おいても、第１の実施例と同様に、薄膜トランジスタの
ソース電極７ａから半導体層３を介してドレイン電極７
ｂへ流れる電流の経路における半導体層３の幅Ｗ１を、
ソース電極７ａの幅Ｗ２およびドレイン電極７ｂの幅Ｗ
３に比べて狭くし、その差を４μｍ以上としている。こ
のように構成することにより、オフ特性が向上する。
【００２０】また、この第２の実施例においては、薄膜
トランジスタをゲート配線上に形成するため、第１の実
施例と比較して、画素電極６の占有面積を大きくするこ
とができるので、ＴＦＴ−ＬＣＤの開口率が向上し、Ｔ
ＦＴ−ＬＣＤの画面の明るさが向上する効果を有する。
この発明の第３の実施例の薄膜トランジスタアレイ素子
を図４を用いて説明する。この実施例では、薄膜トラン
ジスタの半導体層３の幅Ｗ１がドレイン電極７ｂの幅Ｗ
３に比べて狭く、その差を４μｍ以上としている。この
ような構成の薄膜トランジスタアレイ素子においても、
同様に動作試験を行った結果、薄膜トランジスタのオフ
特性は第１の実施例および第２の実施例とほぼ同等程度
の結果が得られた。
トランジスタをゲート配線上に形成するため、第１の実
施例と比較して、画素電極６の占有面積を大きくするこ
とができるので、ＴＦＴ−ＬＣＤの開口率が向上し、Ｔ
ＦＴ−ＬＣＤの画面の明るさが向上する効果を有する。
この発明の第３の実施例の薄膜トランジスタアレイ素子
を図４を用いて説明する。この実施例では、薄膜トラン
ジスタの半導体層３の幅Ｗ１がドレイン電極７ｂの幅Ｗ
３に比べて狭く、その差を４μｍ以上としている。この
ような構成の薄膜トランジスタアレイ素子においても、
同様に動作試験を行った結果、薄膜トランジスタのオフ
特性は第１の実施例および第２の実施例とほぼ同等程度
の結果が得られた。
【００２１】この発明の第４の実施例の薄膜トランジス
タアレイ素子を図５を用いて説明する。この実施例の薄
膜トランジスタアレイ素子は、図５に示すように走査線
となるゲート配線より突出したゲート電極１に対して走
査線の方向に並ぶようにソース電極７ａおよびドレイン
電極７ｂを形成するとともに、ゲート電極１の先端部す
なわちソース電極７ａからドレイン電極７ｂに沿ったゲ
ート電極パターン端部が、ソース電極７ａおよびドレイ
ン電極７ｂより内側に位置し、半導体層３の幅Ｗ１が、
ソース電極７ａの幅Ｗ２およびドレイン電極７ｂの幅Ｗ
３に比べて狭く、その差を４μｍ以上としている。
タアレイ素子を図５を用いて説明する。この実施例の薄
膜トランジスタアレイ素子は、図５に示すように走査線
となるゲート配線より突出したゲート電極１に対して走
査線の方向に並ぶようにソース電極７ａおよびドレイン
電極７ｂを形成するとともに、ゲート電極１の先端部す
なわちソース電極７ａからドレイン電極７ｂに沿ったゲ
ート電極パターン端部が、ソース電極７ａおよびドレイ
ン電極７ｂより内側に位置し、半導体層３の幅Ｗ１が、
ソース電極７ａの幅Ｗ２およびドレイン電極７ｂの幅Ｗ
３に比べて狭く、その差を４μｍ以上としている。
【００２２】この薄膜トランジスタアレイ素子において
も、第１の実施例と同様に動作試験を行った結果、薄膜
トランジスタのオフ特性は、第１の実施例、第２の実施
例および第３の実施例とほぼ同等程度の結果が得られて
おり、オフ特性の経時変化は抑えられている。また、こ
の第４の実施例のような構成にすることによって、第１
の実施例および第３の実施例と比較して、ゲート電極１
の面積を小さくできることから、画素電極６の占有面積
を大きくすることができ、開口率の向上を図れる。ま
た、このような構成にすることによって、ゲート電極１
とドレイン電極７ｂの平面的に重なる面積が低減する。
つまり、ゲート電極１〜ドレイン電極７ｂ間の寄生容量
（Ｃｇｄ）が低下する。よって、ＴＦＴ−ＬＣＤの液晶
１０の層へのＤＣ成分を低減でき、焼き付け現象ならび
にフリッカ特性が良化し、信頼性を向上することができ
る。
も、第１の実施例と同様に動作試験を行った結果、薄膜
トランジスタのオフ特性は、第１の実施例、第２の実施
例および第３の実施例とほぼ同等程度の結果が得られて
おり、オフ特性の経時変化は抑えられている。また、こ
の第４の実施例のような構成にすることによって、第１
の実施例および第３の実施例と比較して、ゲート電極１
の面積を小さくできることから、画素電極６の占有面積
を大きくすることができ、開口率の向上を図れる。ま
た、このような構成にすることによって、ゲート電極１
とドレイン電極７ｂの平面的に重なる面積が低減する。
つまり、ゲート電極１〜ドレイン電極７ｂ間の寄生容量
（Ｃｇｄ）が低下する。よって、ＴＦＴ−ＬＣＤの液晶
１０の層へのＤＣ成分を低減でき、焼き付け現象ならび
にフリッカ特性が良化し、信頼性を向上することができ
る。
【００２３】この発明の第５の実施例の薄膜トランジス
タアレイ素子を図６を用いて説明する。すなわち、この
薄膜トランジスタアレイ素子は、薄膜トランジスタのソ
ース電極７ａからドレイン電極７ｂに沿ったゲート電極
１のパターン端部がドレイン電極７ｂより内側に位置
し、半導体層３の幅Ｗ１が、ドレイン電極７ａの幅Ｗ３
に比べて狭く、その差を４μｍ以上としている。この薄
膜トランジスタアレイ素子においても、第１の実施例と
同様に動作試験を行った結果、薄膜トランジスタのオフ
特性は、第１の実施例ないし第４の実施例とほぼ同等程
度の結果が得られており、オフ特性の経時変化は抑えら
れている。
タアレイ素子を図６を用いて説明する。すなわち、この
薄膜トランジスタアレイ素子は、薄膜トランジスタのソ
ース電極７ａからドレイン電極７ｂに沿ったゲート電極
１のパターン端部がドレイン電極７ｂより内側に位置
し、半導体層３の幅Ｗ１が、ドレイン電極７ａの幅Ｗ３
に比べて狭く、その差を４μｍ以上としている。この薄
膜トランジスタアレイ素子においても、第１の実施例と
同様に動作試験を行った結果、薄膜トランジスタのオフ
特性は、第１の実施例ないし第４の実施例とほぼ同等程
度の結果が得られており、オフ特性の経時変化は抑えら
れている。
【００２４】また、このような構成においても、第４の
実施例と同様にＴＦＴ−ＬＣＤの明るさの向上および信
頼性の向上を図ることができる。したがって、上記した
いずれの実施例においても、ａ−ＳｉＴＦＴの信頼性に
おける重要課題である駆動（電圧）ストレス下のオフ特
性の劣化を低減できる高信頼性で優れた性能の薄膜トラ
ンジスタアレイ素子を提供することができる。
実施例と同様にＴＦＴ−ＬＣＤの明るさの向上および信
頼性の向上を図ることができる。したがって、上記した
いずれの実施例においても、ａ−ＳｉＴＦＴの信頼性に
おける重要課題である駆動（電圧）ストレス下のオフ特
性の劣化を低減できる高信頼性で優れた性能の薄膜トラ
ンジスタアレイ素子を提供することができる。
【００２５】なお、第２の実施例ないし第５の実施例の
作成方法はすべて第１の実施例と同一である。また第３
の実施例（図４）および第５の実施例（図６）は、半導
体層３の幅Ｗ１がドレイン電極７ｂの幅Ｗ３よりも狭い
が、半導体層３の幅Ｗ１がソース電極７ａの幅Ｗ２より
も狭い構成も同様な結果が得られる。
作成方法はすべて第１の実施例と同一である。また第３
の実施例（図４）および第５の実施例（図６）は、半導
体層３の幅Ｗ１がドレイン電極７ｂの幅Ｗ３よりも狭い
が、半導体層３の幅Ｗ１がソース電極７ａの幅Ｗ２より
も狭い構成も同様な結果が得られる。
【００２６】
【発明の効果】請求項１の薄膜トランジスタアレイ素子
によれば、薄膜トランジスタのソース電極から半導体層
を介してドレイン電極へ流れる電流の経路における半導
体層の幅が、ソース電極およびドレイン電極の幅の少な
くともいずれか一方に比べて狭いため、薄膜トランジス
タのチャンネル上の配向膜近傍の電位が、対向電極の電
位の影響を受けにくくなり、ソース電極およびドレイン
電極の電位によって制御されるようになる。これによっ
て配向膜近傍の電位が安定し、前記した分極によるａ−
Ｓｉ半導体の上層部におけるエレクトロンの誘起を抑え
ることができる。このため、長時間駆動させることによ
り発生する薄膜トランジスタのオフ特性の劣化を低減す
ることでき、画像品質を維持できるという効果がある。
によれば、薄膜トランジスタのソース電極から半導体層
を介してドレイン電極へ流れる電流の経路における半導
体層の幅が、ソース電極およびドレイン電極の幅の少な
くともいずれか一方に比べて狭いため、薄膜トランジス
タのチャンネル上の配向膜近傍の電位が、対向電極の電
位の影響を受けにくくなり、ソース電極およびドレイン
電極の電位によって制御されるようになる。これによっ
て配向膜近傍の電位が安定し、前記した分極によるａ−
Ｓｉ半導体の上層部におけるエレクトロンの誘起を抑え
ることができる。このため、長時間駆動させることによ
り発生する薄膜トランジスタのオフ特性の劣化を低減す
ることでき、画像品質を維持できるという効果がある。
【００２７】請求項２の薄膜トランジスタアレイ素子に
よれば、請求項１において、ソース電極およびドレイン
電極の幅の少なくともいずれか一方と、薄膜トランジス
タの半導体層の幅との差を４μｍ以上としたため、請求
項１と同効果がある。請求項３の薄膜トランジスタアレ
イ素子によれば、請求項１において、走査線より突出し
たゲート電極に対して走査線の方向に並ぶようにソース
電極およびドレイン電極を形成するとともに、ゲート電
極の先端部が、ソース電極およびドレイン電極の少なく
とも一方より内側に位置するため、請求項１の作用のほ
か、薄膜トランジスタのオン電流の大きさは変えずにゲ
ート電極の面積をさらに小さくできるため、ゲート電極
〜ドレイン電極間の寄生容量が小さくなり、液晶層への
ＤＣ印加成分を低下し、画素電極の電位降下を抑えるこ
とができる。このため、信頼性の低下および焼付け現象
の発生を防ぐことができるとともに、開口率すなわち画
面全体の面積に対する画素電極によって表示される面積
の割合の向上に伴う画面の明るさの向上も図れ、高信頼
性で優れた性能を実現できる。
よれば、請求項１において、ソース電極およびドレイン
電極の幅の少なくともいずれか一方と、薄膜トランジス
タの半導体層の幅との差を４μｍ以上としたため、請求
項１と同効果がある。請求項３の薄膜トランジスタアレ
イ素子によれば、請求項１において、走査線より突出し
たゲート電極に対して走査線の方向に並ぶようにソース
電極およびドレイン電極を形成するとともに、ゲート電
極の先端部が、ソース電極およびドレイン電極の少なく
とも一方より内側に位置するため、請求項１の作用のほ
か、薄膜トランジスタのオン電流の大きさは変えずにゲ
ート電極の面積をさらに小さくできるため、ゲート電極
〜ドレイン電極間の寄生容量が小さくなり、液晶層への
ＤＣ印加成分を低下し、画素電極の電位降下を抑えるこ
とができる。このため、信頼性の低下および焼付け現象
の発生を防ぐことができるとともに、開口率すなわち画
面全体の面積に対する画素電極によって表示される面積
の割合の向上に伴う画面の明るさの向上も図れ、高信頼
性で優れた性能を実現できる。
【図１】この発明の第１の実施例の薄膜トランジスタア
レイ素子の構造を示し、（ａ）は断面図、（ｂ）は平面
図である。
レイ素子の構造を示し、（ａ）は断面図、（ｂ）は平面
図である。
【図２】そのＴＦＴ−ＬＣＤでの薄膜トランジスタのス
イッチング性能を示すＩｄ−Ｖｇ特性の経時変化を示す
特性図である。
イッチング性能を示すＩｄ−Ｖｇ特性の経時変化を示す
特性図である。
【図３】第２の実施例の薄膜トランジスタアレイ素子の
平面図である。
平面図である。
【図４】第３の実施例の薄膜トランジスタアレイ素子の
平面図である。
平面図である。
【図５】第４の実施例の薄膜トランジスタアレイ素子の
平面図である。
平面図である。
【図６】第５の実施例の薄膜トランジスタアレイ素子の
平面図である。
平面図である。
【図７】この発明の各実施例の薄膜トランジスタアレイ
素子の作成工程図である。
素子の作成工程図である。
【図８】ＴＦＴ−ＬＣＤの駆動時の印加信号の波形図で
ある。
ある。
【図９】従来例のＴＦＴ−ＬＣＤの構造を示し、（ａ）
は断面図、（ｂ）は平面図である。
は断面図、（ｂ）は平面図である。
【図１０】その薄膜トランジスタのＩｄ−Ｖｇ特性の経
時変化を示す特性図である。
時変化を示す特性図である。
１ ゲート電極 ２ 第１の絶縁膜 ３ 半導体層 ４ 第２の絶縁膜 ５ Ｐドープ半導体層 ６ 画素電極 ７ａ ソース電極 ７ｂ ドレイン電極 ８ 第３の絶縁膜 ９ａ，９ｂ 配向膜 １０ 液晶 １１ 対向電極 １２ａ，１２ｂ 絶縁基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】現在、このようなＬＣＤのａ−ＳｉＴＦＴ
として広く実用化されている構造は、ゲート電極を下層
に配した、いわゆる逆スタガ型構造といわれるタイプの
ものである。この中でも、自己整合型の逆スタガ構造の
ａ−ＳｉＴＦＴはチャンネル部の保護絶縁膜パターンを
基板の裏面から露光を行なって形成することから、ＴＦ
Ｔのサイズを小さくできるという利点を有している。
として広く実用化されている構造は、ゲート電極を下層
に配した、いわゆる逆スタガ型構造といわれるタイプの
ものである。この中でも、自己整合型の逆スタガ構造の
ａ−ＳｉＴＦＴはチャンネル部の保護絶縁膜パターンを
基板の裏面から露光を行なって形成することから、ＴＦ
Ｔのサイズを小さくできるという利点を有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】この発明の第５の実施例の薄膜トランジス
タアレイ素子を図６を用いて説明する。すなわち、この
薄膜トランジスタアレイ素子は、薄膜トランジスタのソ
ース電極７ａからドレイン電極７ｂに沿ったゲート電極
１のパターン端部がドレイン電極７ｂより内側に位置
し、半導体層３の幅Ｗ１が、ドレイン電極７ｂの幅Ｗ３
に比べて狭く、その差を４μｍ以上としている。この薄
膜トランジスタアレイ素子においても、第１の実施例と
同様に動作試験を行った結果、薄膜トランジスタのオフ
特性は、第１の実施例ないし第４の実施例とほぼ同等程
度の結果が得られており、オフ特性の経時変化は抑えら
れている。
タアレイ素子を図６を用いて説明する。すなわち、この
薄膜トランジスタアレイ素子は、薄膜トランジスタのソ
ース電極７ａからドレイン電極７ｂに沿ったゲート電極
１のパターン端部がドレイン電極７ｂより内側に位置
し、半導体層３の幅Ｗ１が、ドレイン電極７ｂの幅Ｗ３
に比べて狭く、その差を４μｍ以上としている。この薄
膜トランジスタアレイ素子においても、第１の実施例と
同様に動作試験を行った結果、薄膜トランジスタのオフ
特性は、第１の実施例ないし第４の実施例とほぼ同等程
度の結果が得られており、オフ特性の経時変化は抑えら
れている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】なお、第２の実施例ないし第４の実施例の
作成方法はすべて第１の実施例と同一である。また第３
の実施例（図４）および第５の実施例（図６）は、半導
体層３の幅Ｗ１がドレイン電極７ｂの幅Ｗ３よりも狭い
が、半導体層３の幅Ｗ１がソース電極７ａの幅Ｗ２より
も狭い構成も同様な結果が得られる。
作成方法はすべて第１の実施例と同一である。また第３
の実施例（図４）および第５の実施例（図６）は、半導
体層３の幅Ｗ１がドレイン電極７ｂの幅Ｗ３よりも狭い
が、半導体層３の幅Ｗ１がソース電極７ａの幅Ｗ２より
も狭い構成も同様な結果が得られる。
Claims (3)
- 【請求項１】 一主面上にマトリクス状に配置された信
号線と走査線を有する絶縁基板と、この絶縁基板の前記
信号線と走査線の各交差点に対応して形成された画素電
極と、チャンネル部の保護絶縁膜パターンを前記絶縁基
板の一主面と異なるもう一方の面からゲート電極をマス
クにして露光を行って形成する自己整合型の逆スタガ構
造であって前記画素電極と前記信号線および前記走査線
との間に設けられた薄膜トランジスタとを備え、前記薄
膜トランジスタのソース電極から半導体層を介してドレ
イン電極へ流れる電流の経路における前記半導体層の幅
が、前記ソース電極および前記ドレイン電極の幅の少な
くともいずれか一方に比べて狭いことを特徴とする薄膜
トランジスタアレイ素子。 - 【請求項２】 ソース電極およびドレイン電極の幅の少
なくともいずれか一方と、薄膜トランジスタの半導体層
の幅との差が４μｍ以上である請求項１記載の薄膜トラ
ンジスタアレイ素子。 - 【請求項３】 走査線より突出したゲート電極に対して
前記走査線の方向に並ぶようにソース電極およびドレイ
ン電極を形成するとともに、前記ゲート電極の先端部
が、前記ソース電極および前記ドレイン電極の少なくと
も一方より内側に位置する請求項１記載の薄膜トランジ
スタアレイ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16180894A JP3585262B2 (ja) | 1994-07-14 | 1994-07-14 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16180894A JP3585262B2 (ja) | 1994-07-14 | 1994-07-14 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001082765A Division JP3254210B2 (ja) | 2001-03-22 | 2001-03-22 | 薄膜トランジスタアレイ素子および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832073A true JPH0832073A (ja) | 1996-02-02 |
| JP3585262B2 JP3585262B2 (ja) | 2004-11-04 |
Family
ID=15742312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16180894A Expired - Lifetime JP3585262B2 (ja) | 1994-07-14 | 1994-07-14 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3585262B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476418B1 (en) | 1997-06-30 | 2002-11-05 | Nec Corporation | Thin film transistor for liquid crystal display |
| CN115430378A (zh) * | 2022-08-05 | 2022-12-06 | 杭州领挚科技有限公司 | Dna合成芯片和dna合成方法 |
-
1994
- 1994-07-14 JP JP16180894A patent/JP3585262B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476418B1 (en) | 1997-06-30 | 2002-11-05 | Nec Corporation | Thin film transistor for liquid crystal display |
| CN115430378A (zh) * | 2022-08-05 | 2022-12-06 | 杭州领挚科技有限公司 | Dna合成芯片和dna合成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3585262B2 (ja) | 2004-11-04 |
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