JPH08331079A - 同期検波回路 - Google Patents

Abstract

(57)【要約】 【目的】位相同期検波回路において、入力信号と基準信
号との位相誤差に起因する検波特性の劣化を、その利得
の制御により補償することができる。 【構成】位相比較回路１７、平滑回路１８、ＶＣＯ１９
及び分周回路２０によりＰＬＬを構成するので、前記Ｐ
ＬＬはステレオコンポジット信号と第２基準信号との位
相誤差が０となるように動作する。そして、ステレオコ
ンポジット信号及び第１基準信号は乗算回路１６に印加
され、同期検波される。また、位相比較回路１７の出力
信号は利得制御回路２１に印加され、位相比較結果に応
じて乗算回路１６の可変電流源１６ｂを可変することに
より、その利得を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路を利用した
ステレオデコーダのパイロット検波回路及びサブ信号復
調回路に用いて好適な同期検波回路に関する。

【０００２】

【従来の技術】従来、同期検波回路をＦＭステレオ受信
機のパイロット信号検出回路に使用した、図２の如きも
のが公知である。図２において、入力端子（１）にステ
レオコンポジット信号が印加され、前記ステレオコンポ
ジット信号は同期検波回路（２）及びＰＬＬ（フェイズ
ロックド ループ）回路（３）に印加される。ＰＬＬ回
路（３）はステレオコンポジット信号中のパイロット信
号の周波数に等しい信号を再生し、同期検波回路（２）
に印加する。そして、前記ステレオコンポジット信号と
ＰＬＬ回路（３）の出力信号とは、同期検波回路（２）
で同期検波される。

【０００３】ところで、同期検波回路（２）は図２の如
く二重平衡型差動増幅器で構成されている。ステレオコ
ンポジット信号及びその反転信号がトランジスタ（４）
及び（５）に印加され、ＰＬＬ回路（３）の出力信号は
トランジスタ（６）及び（７）に印加されると共に、そ
の反転信号はトランジスタ（８）及び（９）に印加され
る。ステレオコンポジット信号に応じて発生するトラン
ジスタ（４）とトランジスタ（５）とのコレクタ電流は
それぞれトランジスタ（６）及び（８）の共通エミッタ
とトランジスタ（７）及び（９）の共通エミッタに供給
される。さらに、トランジスタ（６）乃至（９）のコレ
クタ電流はＰＬＬ回路（３）の出力信号に応じて発生
し、トランジスタ（６）及び（９）の加算コレクタ電流
はトランジスタ（１０）に供給され、トランジスタ（１
０）と電流ミラー回路を構成するトランジスタ（１１）
のコレクタに発生する。その為、出力端子（１２）か
ら、トランジスタ（７）及び（９）の加算コレクタ電流
とトランジスタ（１１）のコレクタ電流との差電流が発
生する。

【０００４】このように、ステレオコンポジット信号及
びＰＬＬ回路（３）の出力信号に応じて、それぞれのト
ランジスタが動作することにより、出力端子（１２）に
ステレオコンポジット信号中に含まれるパイロット信号
に同期した出力信号を得ている。

【０００５】

【発明が解決しようとする課題】ところで、図２の同期
検波回路（２）の検波効率Ｄｅは、ステレオコンポジッ
ト信号と副搬送波信号との位相誤差をθ、定電流源（１
３）の出力電流をＫとすれば、

【０００６】

【数１】

【０００７】で与えられ、図４（イ）の如く前記位相誤
差が大きくなるに従い検波効率Ｄｅは低下し、前記位相
誤差が９０度になると、検波効率Ｄｅは最小値になる。
図２において、ＰＬＬ回路（３）にはステレオコンポジ
ット信号が印加されるため、ＰＬＬ回路（２）を構成す
るＶＣＯ（電圧制御型発振器）はステレオコンポジット
信号中のオーディオ信号成分により変調される。その
為、ＰＬＬ回路（３）の出力信号にジッタが発生する
と、位相誤差に応じて検波効率Ｄｅが変化し、同期検波
回路（２）の平均検波効率が低下し、同期検波回路
（２）の出力信号レベルが低下するという問題が生じて
いた。

【０００８】

【課題を解決するための手段】本発明は上述の点に鑑み
成されたものであり、位相比較回路と、ＶＣＯと、分周
回路とを備え、入力信号中に含まれる基準信号に同期し
た出力信号を発生するＰＬＬ回路と、入力信号とＰＬＬ
回路の出力信号とを乗算する乗算回路と、から成る同期
検波回路において、前記位相比較回路の出力信号に応じ
て、前記乗算回路の利得を制御する利得制御回路を設け
たことを特徴とする。

【０００９】また、前記利得制御回路は、前記位相比較
回路の出力信号に応じて、前記入力信号と第２基準信号
とのずれが大きくなると、前記乗算回路の利得を大きく
することを特徴とする。

【００１０】

【作用】本発明によれば、位相比較回路と、ＶＣＯと、
分周回路とから成るＰＬＬ回路から、入力信号中に含ま
れる基準信号に同期した出力信号が発生し、乗算回路に
おいて入力信号とＰＬＬ回路の出力信号とが乗算回路で
乗算され、同期検波される。また、位相比較回路の出力
信号は利得制御回路に印加され、位相比較結果に応じて
乗算回路の利得を制御する。入力信号と第１基準信号と
の位相誤差に起因する乗算回路の検波特性の劣化を、前
記利得の制御により補償することができる。

【００１１】

【実施例】図１は本発明の一実施例を示す図であり、
（１４）は入力信号が印加される入力端子、（１５）は
入力信号が印加されるバッファ回路、（１６）は、定電
流源（１６ａ）及び可変電流源（１６ｂ）を動作電流と
し、バッファ回路（１５）の出力信号と後述される第１
基準信号とを乗算する乗算回路、（１７）はバッファ回
路（１５）の出力信号と後述される第２基準信号とを位
相比較する位相比較回路、（１８）は位相比較回路（１
７）の出力信号を平滑する平滑回路、（１９）は平滑回
路（１８）の出力信号に応じて出力周波数が変化するＶ
ＣＯ、（２０）はＶＣＯ（１９）の出力信号を分周し、
第１及び第２基準信号を発生する分周回路、（２１）は
前記平滑回路（１７）の出力信号に応じて乗算回路（１
６）の利得を制御する利得制御回路である。

【００１２】図１において、入力信号は入力端子（１
４）を介してバッファ回路（１５）に印加される。バッ
ファ回路（１５）の出力信号は、乗算回路（１６）とと
もに位相比較回路（１７）に印加される。位相比較回路
（１７）において、前記バッファ回路（１５）の出力信
号と第２基準信号との位相が比較され、位相比較の結果
に応じた出力信号が発生する。位相比較回路（１７）の
出力信号は、平滑回路（１８）で平滑された後、ＶＣＯ
（１９）に印加され、平滑回路（１８）の出力信号に応
じてＶＣＯ（１９）の出力周波数が可変される。ＶＣＯ
（１９）の出力信号は分周回路（２０）で分周され、分
周回路（２０）からＶＣＯ（１９）の出力信号と同相な
第１基準信号と、その位相が第１基準信号の位相より９
０度ずれた第２基準信号とが発生する。そして、第１及
び第２基準信号はそれぞれ乗算回路（１６）及び位相比
較回路（１７）に印加される。

【００１３】ここで、位相比較回路（１７）、平滑回路
（１８）、ＶＣＯ（１９）及び分周回路（２０）はＰＬ
Ｌ（フェイズ ロックド ループ）回路を構成する。尚、
ＰＬＬ回路は従来よりよく知られた回路なので、その動
作説明については省略する。ここで、平滑回路（１８）
の出力信号レベルが増大すると、ＶＣＯ（１９）の出力
周波数は高くなり、平滑回路（１８）の出力信号レベル
が減少すると、前記出力周波数は低くなる。よって、バ
ッファ回路（１５）の出力信号と第２基準信号との位相
を比較し、比較結果に応じて前記出力周波数を調整する
ことにより、前記ＰＬＬ回路はバッファ回路（１５）の
出力信号と第２基準信号との位相差が９０度になるよう
に動作する。

【００１４】前記ＰＬＬ回路のロックにより、第１基準
信号は入力信号に同期した信号になるので、乗算回路
（１６）においてバッファ回路（１５）の出力信号と第
１基準信号とが正確に乗算される。一方、平滑回路（１
８）の出力信号は利得制御回路（２１）に印加される。
ここで、位相比較回路（１７）において、入力信号と第
２基準信号との位相誤差をθとすると、平滑回路（１
８）の出力信号ＰＣは、

【００１５】

【数２】

【００１６】となり、平滑回路（１８）の出力信号は前
記位相誤差に対して図４（ロ）の如くなる。尚、ｐは位
相比較回路（１７）の検波定数である。利得制御回路
（１９）は、例えば、絶対値回路により構成され、平滑
回路（１８）の出力信号レベルの増大または減少に従
い、利得制御回路（２１）の出力信号のレベルは増大す
る。よって、利得制御回路（２１）の出力信号は、

【００１７】

【数３】

【００１８】となり、前記位相誤差に対して図４（ハ）
の如く表すことができる。また、乗算回路（１６）の利
得は前記動作電流で設定され、乗算回路（１６）の動作
電流は定電流源（１６ａ）及び可変電流源（１６ｂ）の
加算電流で決まる。そして、可変電流源（１６ｂ）の出
力電流は利得制御回路（２１）の出力信号に応じて増大
するように制御される為、乗算回路（１６）の利得は利
得制御回路（２１）の出力信号に応じて増大する。よっ
て、入力信号と第１基準信号との位相に誤差が生じる
と、式（１）より乗算回路（１６）の検波特性は低下す
る（図４（イ））が、前記位相誤差に応じて平滑回路
（１８）から出力信号が発生するので、乗算回路（１
６）の利得が増大する。その為、位相誤差に応じて低下
した乗算回路（２１）の出力レベルは、乗算回路（２
１）の利得を増大させることにより、乗算回路（２１）
の検波特性を補償することができる。即ち、乗算回路
（１６）の検波特性Ｄｅは、乗算回路（１６）の利得を
ｋとすれば、

【００１９】

【数４】

【００２０】となる。よって、検波特性Ｄｅは、入力信
号と基準信号との位相誤差に応じて大きくなる。乗算回
路（１６）の利得ｋは図４（ロ）の如き動作電流に応じ
て増大し、式（４）より、２つの入力信号に位相誤差が
生じても、乗算回路（１６）の利得の増大により、乗算
回路（１６）の検波特性が補償される。図３は本発明の
要部を示す図であり、（２２）はトランジスタ（２２
ａ）及び（２２ｂ）から成る差動増幅部、（２３）はト
ランジスタ（２２ａ）の出力信号を反転する電流ミラー
回路、（２４）はトランジスタ（２２ｂ）の出力信号を
反転する電流ミラー回路、（２５）は電流ミラー回路
（２３）の出力電流を反転する電流ミラー回路、（２
６）は電流ミラー回路（２４）の出力電流を反転する電
流ミラー回路、（２７）は電流ミラー回路（２４）及び
（２５）の出力電流の差電流を反転する電流ミラー回
路、（２８）は電流ミラー回路（２３）及び（２６）の
出力電流の差電流を反転する電流ミラー回路である。

【００２１】まず、図３において、乗算回路（１６）は
従来例と同一構成であるので、従来例と同一の素子につ
いては従来例と同一の符号を付すと共に、その動作説明
を省略する。位相比較回路（１７）において、２つの入
力信号に位相誤差が生じ、平滑回路（１８）の出力レベ
ルがバイアス電圧Ｖｂより高くなると、トランジスタ
（２２ａ）のコレクタ電流が増大し、トランジスタ（２
２ｂ）のコレクタ電流は減少する。トランジスタ（２２
ａ）のコレクタ電流の増大に応じて電流ミラー回路（２
３）及び（２５）の出力電流は増大する。また、トラン
ジスタ（２２ｂ）のコレクタ電流の減少に応じて電流ミ
ラー回路（２４）及び（２６）の出力電流が減少する。
その為、電流ミラー回路（２７）において、電流ミラー
回路（２５）の出力電流が電流ミラー回路（２４）の出
力電流より大きくなるので、電流ミラー回路（２７）の
入力側トランジスタが飽和し、電流ミラー回路（２７）
から出力電流が発生しない。また、電流ミラー回路（２
８）において、電流ミラー回路（２３）の出力電流が電
流ミラー回路（２６）の出力電流より大きくなるので、
電流ミラー回路（２８）はその差電流を反転し、トラン
ジスタ（４）及び（５）の共通エミッタに流れ、乗算回
路（１６）の動作電流が大きくなる。

【００２２】逆に、平滑回路（１８）の出力信号に応じ
て、トランジスタ（２２ａ）のコレクタ電流が減少し、
トランジスタ（２２ｂ）のコレクタ電流が増大すると、
電流ミラー回路（２８）において、電流ミラー回路（２
６）の出力電流が電流ミラー回路（２３）の出力電流よ
り大きくなるので、電流ミラー回路（２８）の入力側ト
ランジスタが飽和し、電流ミラー回路（２８）から出力
電流は発生しない。また、電流ミラー回路（２７）にお
いて、電流ミラー回路（２４）の出力電流が電流ミラー
回路（２５）の出力電流より大きくなるので、電流ミラ
ー回路（２７）はその差電流を反転し、前記差電流はト
ランジスタ（４）及び（５）の共通エミッタに流れ、乗
算回路（１６）の動作電流が大きくなる。

【００２３】また、トランジスタ（２２ａ）及び（２２
ｂ）のコレクタ電流が同一の場合、電流ミラー回路（２
３）乃至（２６）の出力電流は同一になるので、電流ミ
ラー回路（２７）及び（２８）に入力電流は供給され
ず、乗算回路（１３）の動作電流は定電流源（１３）の
出力電流だけになる。

【００２４】

【発明の効果】以上述べた如く、本発明に依れば、同期
検波回路の２つの入力信号の位相誤差を検出し、前記位
相誤差に応じて同期検波回路の利得を増大させているの
で、前記位相誤差による同期検波回路の検波特性の劣化
を補償している。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】従来例を示す回路図である。

【図３】本発明の要部を示す回路図である。

【図４】本発明を説明するための特性図である。

【符号の説明】

１６ 乗算回路 １６ａ 定電流源 １６ｂ 可変電流源 １７ 位相比較回路 １８ 平滑回路 １９ ＶＣＯ ２０ 分周回路 ２１ 利得制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】位相比較回路と、ＶＣＯと、分周回路とを
   備え、入力信号中に含まれる基準信号に同期した出力信
   号を発生するＰＬＬ回路と、 入力信号とＰＬＬ回路の出力信号とを乗算する乗算回路
   と、から成る同期検波回路において、 前記位相比較回路の出力信号に応じて、前記乗算回路の
   利得を制御する利得制御回路を設けたことを特徴とする
   同期検波回路。
2. 【請求項２】前記利得制御回路は、 前記位相比較回路の出力信号に応じて、前記入力信号と
   第２基準信号とのずれが大きくなると、前記乗算回路の
   利得を大きくすることを特徴とする請求項１記載の同期
   検波回路。