JPH0834256B2 - 高密度集積回路の製造方法 - Google Patents

高密度集積回路の製造方法

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JPH0834256B2 JP61279518A JP27951886A JPH0834256B2 JP H0834256 B2 JPH0834256 B2 JP H0834256B2 JP 61279518 A JP61279518 A JP 61279518A JP 27951886 A JP27951886 A JP 27951886A JP H0834256 B2 JPH0834256 B2 JP H0834256B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ゲート電極が高融点金属ケイ化物と多結
晶シリコンの二重層から成り、多結晶シリコン層のドー
ピングが金属ケイ化物層からの拡散によつて行われ、能
動トランジスタ領域、チヤネル領域、ソース・ドレイン
領域、ゲート電極ならびに導体路構造の形成が公知の半
導体製作技術に従つて遂行されるｐチヤネルMOSトラン
ジスタとｎチヤネルMOSトランジスタを含む高密度集積
回路の製法に関するものである。
〔従来の技術〕
この種の製造方法の一例は欧州特許出願公開第016387
1号公報により公知である。
実装密度が次第に上昇しそれに伴つて集積構造が縮小
されるにつれてトランジスタに生ずる短チヤネル効果、
例えば主としてｐチヤネル・トランジスタにおいてのパ
ンチスルー効果および主としてｎチヤネル・トランジス
タにおいてのホツトエレクトロン効果が重視されるよう
になつた。チヤネル領域のドーピング比は主としてトラ
ンジスタの短チヤネル効果に影響を与える。
ゲート材料としてn+型ポリシリコンよりも仕事関数が
大きいケイ化タンタル又はp+型ポリシリコンを使用する
と、カツトオフ電圧を一定に保つてｎチヤネル・トラン
ジスタのチヤネルドーピングとｐチヤネル・トランジス
タのチヤネル領域においてのコンペンゼーシヨンを低下
させることができる。このような方法により長さが１μ
ｍ程度で良好な短チヤネル特性を示すトランジスタが実
現可能となる。ｐチヤネル・トランジスタのチヤネル領
域においてコンペンゼーシヨンが少ないと、空間電荷領
域が縮小されパンチスルーが減少する。ｎチヤネル・ト
ランジスタのチヤネルドーピングを低くすると、例えば
基板電流又はゲート酸化膜へのキヤリヤの注入等のホツ
トエレクトロン効果が減少し、キヤリヤの移動度が上昇
する。（これについての詳細は「アイ・イー・デイー・
エム・テクニカル・ダイジエスト（IEDM Techn.Diges
t）」15,〔６〕（1984）,p.418−422参照）ただしチヤ
ネル・ドーピングを低くすると短チヤネル特性は悪化す
る。
欧州特許出願公開第0135163号公報には高密度集積CMO
S回路の１つの製造方法が記載されているが、そこでは
ゲート材料としてケイ化タンタルを使用することにより
ゲート酸化膜の厚さを約20nmとして１回の低密度チヤネ
ルイオン注入によりｎチヤネル・トランジスタとｐチヤ
ネル・トランジスタのカツトオフ電圧を約±0.7Vに調整
することができる。
ｐチヤネル・トランジスタのこれ以上の改善は冒頭に
挙げた欧州特許出願公開第0163871号公報に記載されて
いるように、ｎチヤネル・トランジスタに対してはn+型
ポリシリコンを、ｐチヤネル・トランジスタに対しては
p+ポリシリコンを使用することによつてｎチヤネル・ト
ランジスタの特性を悪化させることなく可能である。p+
型ポリシリコンとn+型ポリシリコンの仕事関数の間には
IVの差があるから、この場合ｐチヤネル・トランジスタ
ではゲート酸化膜の厚さが約20nmのときチヤネル領域の
コンペンゼーシヨンは完全に消滅し、カツトオフ電圧の
チヤネル長関連性はn+型ポリシリコン・ゲートを備える
ｎチヤネル・トランジスタと同様に良好となる。
しかしｐチヤネル・トランジスタの短チヤネル特性の
ｎチヤネル・トランジスタの耐電圧性の双方を改善し更
にポリシリコン・ゲート酸化膜境界面を維持し続ける必
要がある場合にはp+型ポリシリコン又はp+型ケイ化物の
使用が必要となるが、CMOS技術において通常生ずる温度
負荷において公知の方法で作られたp+型ポリシリコン層
とp+型ポリケイ化物層は例えば窒化ゲート酸化膜を使用
する等の特別な抵抗手段を講じない限りホウ素透過効果
を示す（「ジヤーナル・オブ・エレクトロケミカル・ソ
サイエテイ（J.Electrochem.Soc.）」Vol.130.5（198
3）p.1139−1144参照）。
〔発明が解決しようとする問題点〕
この発明の目的は、ｐチヤネルとｎチヤネル・MOSト
ランジスタを含む高密度集積回路の製法としてその熱処
理過程においてホウ素ドープ・ポリケイ化物ゲートの使
用に基くホウ素透過効果の発生が避けられ、ｐチヤネル
・トランジスタの短チヤネル効果とｎチヤネル・トラン
ジスタの耐電圧性に関して最適のCMOS回路が作られるも
のを提供することである。
〔問題点を解決するための手段〕
この目的は特許請求の範囲第１項に特徴として挙げた
工程を採用することによつて達成される。
〔作用効果〕
この発明による方法はCMOS技術において通常行われる
熱処理後はホウ素透過効果を示さないp+型多結晶ゲート
の製作を可能にする。
標準的のCMOS過程における集積化は廉価であり、特に
非臨界的な３つの工程段、即ち（ａ）全面的なホウ素イ
オン注入，（ｂ）マスキング層の析出，（ｃ）マスキン
グ層とゲート層とに共通の構造化によつて達成される。
このp+型多結晶の作用とチヤネル・イオン注入を少量に
しあるいはそれを無しにすることにより約±0.7Vのカツ
トオフ電圧が達成される。同時にｐチヤネル・トランジ
スタのカツトオフ電圧のチヤネル長依存性が改善され、
ｎチヤネル・トランジスタのホツトエレクトロン効果が
低減され、キヤリヤの実効移動度が高められる。
この発明の種々の実施態様は特許請求の範囲第２項以
下に示されている。
〔実施例〕
次に第１図乃至第６図についてこの発明の要旨となる
CMOS過程部分とそれによつて達成される特性値を詳細に
説明する。
第１図においてCMOS過程はフイールド酸化膜区域３を
備える基板１上に厚さ25nmのゲート酸化膜２を形成させ
るまで標準通りに実施される。チヤネルイオン注入は、
使用されたp+型多結晶の仕事関数に対応して所定のカツ
トオフ電圧が達成されるように選ばれる。続いてゲート
面に対して100nm厚さの無ドープポリシリコン層４、200
nm厚さのケイ化タンタル層５および例えば酸化シリコン
のマスキング層６が析出する。マスキング層６は後で行
われるソース・ドレン領域のリンイオン注入に際して多
結晶層4,5を遮蔽してゲートの反転ドーピングを阻止す
るものである。マスキング層６としてテトラエチル・オ
ルト・ケイ酸塩の熱分解によつて作られたSiO2層が使用
される場合には、多結晶層4,5上の酸化物の厚さは、後
でその上にスペーサ層が析出したとき厚さ約200nmの酸
化物層６となるように選ばれる。続いて矢印７で示す全
面的なホウ素イオン注入がイオンエネルギー40keV、注
入面密度５×1015cm-2をもつてケイ化タンタル層５に対
して実施される。このケイ化タンタル層に対して行われ
る例えば600℃において１乃至２時間の焼もどしにより
ケイ化タンタル層５中のホウ素が多結晶シリコン層に拡
散侵入してドープする。
第２図に示すように、このようにして作られたp+型多
結晶層4,5ならびにマスキング層６はフオトレジスト技
術によりゲート電極として構造化される。その際最初に
マスキング層（SiO2）がトリフルオルメタンと酸素中の
反応性イオンエツチングによつてエツチされ、続いて多
結晶層が三塩化ホウ素と塩素中の反応性イオンエツチン
グによってエツチされる。以後の過程は又標準CMOS過程
である。
第３図に示すようにチヤネルイオン注入無しのp+型多
結晶ゲートを備えるMOSコンデンサに対して行われた測
定によれば、フラツトバンド電圧がn+型多結晶に対して
約1Vだけ正方向に移動していることに基き第１図と第２
図について述べたポリシリコンのドーピングをゲート酸
化膜との境界面まで実施することができる。第３図には
比較のためTaSi2に対するＣ−Ｕ曲線を示されている。
第４図にはこの発明の方法によつて作られたp+型多結
晶（Ｃ−Ｕ曲線Ｉ）では通常のp+型多結晶シリコン（曲
線II）と異り900℃180分の温度処理後もホウ素透過効果
が発生しないことが示されている。
第５図にはリンを使用するソース・ドレン・イオン注
入に際してマスキング層がMOSコンデンサのフラツトバ
ンド電圧に及ぼす影響が示されている。マスク層として
厚さが僅か100nmのテトラエチル・オルト・ケイ酸塩（T
EOS）から成る酸化膜を使用すると、多結晶シリコンの
反転ドーピングに基き曲線ａで示すようにフラツトバン
ド電圧の負方向の移動が起るが、厚さ200nmのTEOSマス
キング層においては曲線ｂで示すようにこのような望ま
しくない移動は認められない。このことはトランジスタ
のカツトオフ電圧に及ぼすソース・ドレン領域のリンイ
オン注入の影響が確実に阻止できることを示している。
第６図はｐチヤネル・トランジスタのドレン電流IDS
とゲート電圧UGSの関係を示す。ただし縦軸にはドレン
電流の平方根 をとり、トランジスタのカツトオフ電圧が簡単に決定で
きるようにしてある。このトランジスタのカツトオフ電
圧の測定値は補償チヤネル・イオン注入無しに−0.6Vで
あつた。
【図面の簡単な説明】
第１図と第２図はこの発明による製造工程の２つの段階
においてのデバイスの断面を示し、第３図はゲート材料
によるＣ−UGS関係の差異、第４図はp+型ポリシリコン
におけるホウ素透過効率の発生状況、第５図はソース・
ドレン・リンイオン注入に及ぼすマスキング層の影響、
第６図はｐチヤネル・トランジスタのゲート電圧UGSと
ドレン電流IDSの関係を示す。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極が高融点金属ケイ化物とポリシ
    リコンの二重層から成り、ポリシリコン層のドーピング
    が金属ケイ化物層からの拡散によって行われ、能動トラ
    ンジスタ領域、チャネル領域、ソース・ドレン領域、ゲ
    ート電極ならびに導体路の形成が公知の半導体製造技術
    によって行われるｐチャネルならびにｎチャネルMOSト
    ランジスタを含む高密度集積回路の製造方法において、
    ｐチャネル・トランジスタとｎチャネル・トランジスタ
    のゲート区域にゲート酸化膜（２）を形成させた後の製
    作過程において、 （ａ）無ドープ・ポリシリコン層（４）をゲート酸化膜
    （２）を備える基板表面に析出させること、 （ｂ）その上に金属ケイ化物層（５）を設けること、 （ｃ）ポリシリコンと金属ケイ化物から成る二重層
    （４、５）に後で行われるｎチャネル・MOSトランジス
    タのソース・ドレン・イオン注入に対するSiO2から成る
    マスク層（６）を設けること、 （ｄ）全面的なイオン注入（７）によりホウ素原子を金
    属ケイ化物層（５）に入れること、 （ｅ）高温処理を実施してホウ素イオンを金属ケイ化物
    層（５）からポリシリコン層（４）に拡散侵入させ又二
    重層（４、５）を結晶化すること、 （ｆ）マスク層（６）を備える二重層（４、５）をフォ
    トレジスト技術によりゲート電極として構造化するこ
    と、 （ｇ）ｎチャネル・MOSトランジスタに対するソース・
    ドレイン領域の形成のためのイオン注入を実施して、ゲ
    ート電極がマスク層（６）により覆われること を特徴とする高密度集積回路の製造方法。
  2. 【請求項２】金属ケイ化物（５）としてケイ化タンタル
    が使用されることを特徴とする特許請求の範囲第１項記
    載の方法。
  3. 【請求項３】テトラエチル・オルト・ケイ酸塩の熱分解
    によって作られ厚さが少なくとも100nmのSiO2層（６）
    が使用されることを特徴とする特許請求の範囲第１項ま
    たは第２項記載の方法。
  4. 【請求項４】厚さ100nmの無ドープ・ポリシリコン層
    （４）と厚さ200nmのケイ化タンタル層（５）から成る
    二重層（４、５）が使用されることを特徴とする特許請
    求の範囲第１項乃至第３項の１つに記載の方法。
  5. 【請求項５】ホウ素イオン注入が工程段（ｄ）の後に注
    入面密度５×1015cm-2、イオンエネルギー40keVをもっ
    て実施されることを特徴とする特許請求の範囲第１項乃
    至第４項の１つに記載の方法。
  6. 【請求項６】工程段（ｅ）の後の高温処理が温度900
    ℃、処理時間最短１時間最長２時間で実施されることを
    特徴とする特許請求の範囲第１項乃至第５項の１つに記
    載の方法。
JP61279518A 1985-11-27 1986-11-21 高密度集積回路の製造方法 Expired - Lifetime JPH0834256B2 (ja)

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