JPH084109B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 メタル配線上に形成される絶縁膜の構成を改良した半
導体装置およびその製造方法に関し、 ストレスマイグレーションによるメタル配線の断線お
よび絶縁膜へのクラック発生をともに有効に阻止するこ
とを目的とし、 メタル配線上に形成される絶縁膜が第１層目の絶縁膜
おび第２層目の絶縁膜により構成され、該第１層目の絶
縁膜がシリコンウェーハに対して収縮する性質を有する
テンシルストレスの絶縁膜とされ、該第２層目の絶縁膜
が該シリコンウェーハに対して膨張する性質を有するコ
ンプレッシブストレスの絶縁膜とされている。
導体装置およびその製造方法に関し、 ストレスマイグレーションによるメタル配線の断線お
よび絶縁膜へのクラック発生をともに有効に阻止するこ
とを目的とし、 メタル配線上に形成される絶縁膜が第１層目の絶縁膜
おび第２層目の絶縁膜により構成され、該第１層目の絶
縁膜がシリコンウェーハに対して収縮する性質を有する
テンシルストレスの絶縁膜とされ、該第２層目の絶縁膜
が該シリコンウェーハに対して膨張する性質を有するコ
ンプレッシブストレスの絶縁膜とされている。
本発明は半導体装置およびその製造方法に関し、特に
メタル配線上に形成される絶縁膜の構成を改良した半導
体装置およびその製造方法に関する。
メタル配線上に形成される絶縁膜の構成を改良した半導
体装置およびその製造方法に関する。
従来よりシリコンウェーハ上におけるメタル配線上の
絶縁膜としては、例えばPSG等の絶縁膜がCVD（ケミカル
・ベーパ・デポジション）等によって形成されている。
かかる絶縁膜の形成にあたっては、該絶縁膜からのスト
レスに起因する所謂ストレスマイグレーション等によっ
て該メタル配線に断線不良が発生したり、該絶縁膜内に
クラックが発生したりすることが問題となっている。
絶縁膜としては、例えばPSG等の絶縁膜がCVD（ケミカル
・ベーパ・デポジション）等によって形成されている。
かかる絶縁膜の形成にあたっては、該絶縁膜からのスト
レスに起因する所謂ストレスマイグレーション等によっ
て該メタル配線に断線不良が発生したり、該絶縁膜内に
クラックが発生したりすることが問題となっている。
本発明は該絶縁膜の構成を改良することによって、か
かるストレスマイグレーションによるメタル配線の断線
および該絶縁膜内におけるクラックの発生をともに有効
に阻止することができるようにしたものである。
かるストレスマイグレーションによるメタル配線の断線
および該絶縁膜内におけるクラックの発生をともに有効
に阻止することができるようにしたものである。
上記問題点を解決するために本発明の一形態によれ
ば、メタル配線上に形成される絶縁膜が第１層目の絶縁
膜および第２層目の絶縁膜により構成され、該第１層目
の絶縁膜がシリコンウェーハに対して収縮する性質を有
するテンシルストレスの絶縁膜とされ、該第２層目の絶
縁膜が該シリコンウェーハに対して膨張する性質を有す
るコンプレッシブストレスの絶縁膜とされる半導体装置
が提供される。
ば、メタル配線上に形成される絶縁膜が第１層目の絶縁
膜および第２層目の絶縁膜により構成され、該第１層目
の絶縁膜がシリコンウェーハに対して収縮する性質を有
するテンシルストレスの絶縁膜とされ、該第２層目の絶
縁膜が該シリコンウェーハに対して膨張する性質を有す
るコンプレッシブストレスの絶縁膜とされる半導体装置
が提供される。
また本発明の他の形態によれば、上記半導体装置を製
造するにあたり、該第１層目および該第２層目の絶縁膜
のうち少くとも１方をECR（エレクトロン・サイクロト
ロン・レゾナンス）処理により平坦化して形成する半導
体装置の製造方法が提供される。
造するにあたり、該第１層目および該第２層目の絶縁膜
のうち少くとも１方をECR（エレクトロン・サイクロト
ロン・レゾナンス）処理により平坦化して形成する半導
体装置の製造方法が提供される。
また本発明の更に他の形態によれば、多層のメタル配
線上にそれぞれ層間絶縁膜が形成され、該多層のメタル
配線のうち、配線幅の狹いメタル配線上には該テンシル
ストレスの絶縁膜が形成され、配線幅の広いメタル配線
上には該コンプレッシブストレスの絶縁膜が形成される
半導体装置が提供される。
線上にそれぞれ層間絶縁膜が形成され、該多層のメタル
配線のうち、配線幅の狹いメタル配線上には該テンシル
ストレスの絶縁膜が形成され、配線幅の広いメタル配線
上には該コンプレッシブストレスの絶縁膜が形成される
半導体装置が提供される。
ここで該テンシルストレスの絶縁膜とは、上述したよ
うにシリコンウェーハに対して収縮する性質を有してお
り、第７図に示すように、該シリコンウェーハ１上に該
テンシルストレスの絶縁膜411を形成した場合には、該
絶縁膜411が該シリコンウェーハ１に対して収縮する方
向（すなわちシリコンウェーハのメタル配線31を圧縮す
る方向）に、該シリコンウェーハ１をそらせる（第７図
参照）ように作用する。
うにシリコンウェーハに対して収縮する性質を有してお
り、第７図に示すように、該シリコンウェーハ１上に該
テンシルストレスの絶縁膜411を形成した場合には、該
絶縁膜411が該シリコンウェーハ１に対して収縮する方
向（すなわちシリコンウェーハのメタル配線31を圧縮す
る方向）に、該シリコンウェーハ１をそらせる（第７図
参照）ように作用する。
一方、該コンプレッシブの絶縁膜とは、上述したよう
にシリコンウェーハに対して膨張する性質を有してお
り、第９図に示すように、該シリコンウェーハ１上に該
コンプレッシブストレスの絶縁膜412を形成した場合に
は、該絶縁膜412が該シリコンウェーハ１に対して膨張
する方向（すなわち熱印加時にメタル配線31が膨張しう
る方向）に該シリコンウェーハ１をそらせる（第９図参
照）ように作用する。
にシリコンウェーハに対して膨張する性質を有してお
り、第９図に示すように、該シリコンウェーハ１上に該
コンプレッシブストレスの絶縁膜412を形成した場合に
は、該絶縁膜412が該シリコンウェーハ１に対して膨張
する方向（すなわち熱印加時にメタル配線31が膨張しう
る方向）に該シリコンウェーハ１をそらせる（第９図参
照）ように作用する。
上記本発明の一形態によれば、メタル配線上に形成さ
れる該第１層目のテンシルストレスの絶縁膜によって、
メタル配線を圧縮する方向に力が加わるので（第６図参
照）該メタル配線に裂け目が生ずる上記ストレスマイグ
レーションの発生が防止される。更に該第１層目の絶縁
膜上に重ねて形成される該第２層目のコンプレッシブス
トレスの絶縁膜（第８図参照）は、熱印加時に該メタル
配線が膨張する方向と同方向の力を有しているので、該
絶縁膜に対するストレスが軽減され絶縁膜へのクラック
が防止できる。
れる該第１層目のテンシルストレスの絶縁膜によって、
メタル配線を圧縮する方向に力が加わるので（第６図参
照）該メタル配線に裂け目が生ずる上記ストレスマイグ
レーションの発生が防止される。更に該第１層目の絶縁
膜上に重ねて形成される該第２層目のコンプレッシブス
トレスの絶縁膜（第８図参照）は、熱印加時に該メタル
配線が膨張する方向と同方向の力を有しているので、該
絶縁膜に対するストレスが軽減され絶縁膜へのクラック
が防止できる。
また本発明の他の形態によれば、上記第１層目および
第２層目の絶縁膜のうち少くとも一方を該ECR処理によ
り平坦化して形成することにより、該第２層目の絶縁膜
表面が平坦化され、該絶縁膜表面に形成されるメタル配
線の信頼性を向上することができる。
第２層目の絶縁膜のうち少くとも一方を該ECR処理によ
り平坦化して形成することにより、該第２層目の絶縁膜
表面が平坦化され、該絶縁膜表面に形成されるメタル配
線の信頼性を向上することができる。
また本発明の更に他の形態によれば、該多層のメタル
配線のうち、配線幅の狹いメタル配線（例えば第１層目
および第２層目の配線）上には、該テンシルストレスの
絶縁膜が形成されるため上記ストレスマイグレーション
の発生が有効に防止される。一方、配線幅の広いメタル
配線（例えば第３層目以上のメタル配線）には、該スト
レスマイグレーション発生のおそれがないため、該配線
上にはコンプレッシブストレスの絶縁膜が形成され、こ
れにより該絶縁膜へのクラックの発生が防止される。
配線のうち、配線幅の狹いメタル配線（例えば第１層目
および第２層目の配線）上には、該テンシルストレスの
絶縁膜が形成されるため上記ストレスマイグレーション
の発生が有効に防止される。一方、配線幅の広いメタル
配線（例えば第３層目以上のメタル配線）には、該スト
レスマイグレーション発生のおそれがないため、該配線
上にはコンプレッシブストレスの絶縁膜が形成され、こ
れにより該絶縁膜へのクラックの発生が防止される。
なお、かかるメタル配線内においてボイドが形成され
るのを防ぐことなどを目的として、該メタル配線上に形
成される第１層目の絶縁膜をコンプレッシブストレスの
絶縁膜とし、該第１層目の絶縁膜上に形成される第２層
目の絶縁膜をテンシルストレスの絶縁膜とすることが、
米国特許第4,446,194号に開示されているが、本件発明
のように該メタル配線上に形成される第１層目の絶縁膜
をテンシルストレスの絶縁膜とし、該第１層目の絶縁膜
上に重ねて形成される第２層目の絶縁膜をコンプレッシ
ブストレスの絶縁膜とすることにより、上記米国特許に
開示された構成のものに比し、上記ストレスマイグレー
ションの発生および上記絶縁膜へのクラックの発生をと
もに顕著に阻止しうることは、後述する実験結果に示さ
れるとおりであり、本発明の構成が、上記ストレスマイ
グレーションおよびクラックの発生を防止する上で、特
有の効果を奏することは以下に述べるとおりである。
るのを防ぐことなどを目的として、該メタル配線上に形
成される第１層目の絶縁膜をコンプレッシブストレスの
絶縁膜とし、該第１層目の絶縁膜上に形成される第２層
目の絶縁膜をテンシルストレスの絶縁膜とすることが、
米国特許第4,446,194号に開示されているが、本件発明
のように該メタル配線上に形成される第１層目の絶縁膜
をテンシルストレスの絶縁膜とし、該第１層目の絶縁膜
上に重ねて形成される第２層目の絶縁膜をコンプレッシ
ブストレスの絶縁膜とすることにより、上記米国特許に
開示された構成のものに比し、上記ストレスマイグレー
ションの発生および上記絶縁膜へのクラックの発生をと
もに顕著に阻止しうることは、後述する実験結果に示さ
れるとおりであり、本発明の構成が、上記ストレスマイ
グレーションおよびクラックの発生を防止する上で、特
有の効果を奏することは以下に述べるとおりである。
第１図は本発明の第１実施例としての半導体装置の製
造工程を説明する図であって、先づ第１図（ａ）に示す
ようにシリコンウェーハ１上にシリコン絶縁膜２を介し
て第１層目のメタル（アルミ）配線31が形成される。次
いで第１図（ｂ）に示されるように該アルミ配線31上に
第１層目の絶縁膜としてテンシルストレスの絶縁膜411
が形成される。かかるテンシルストレスの絶縁膜により
メタル配線を圧縮する方向に力が加わるので、該アルミ
配線に裂け目が生ずるストレスマイグレーションを防止
する。つづいて第１図（ｃ）に示されるように該テンシ
ルストレスの絶縁膜411上に重ねて第２層目の絶縁膜と
してコンプレッシブストレスの絶縁膜412が形成され
る。そしてこのコンプレッシブストレスの絶縁膜は、上
述したように熱印加時にアルミ配線が膨張する方向と同
方向の力を有しているので、絶縁膜に対するストレスが
軽減され、絶縁膜へのクラックが防止できる。
造工程を説明する図であって、先づ第１図（ａ）に示す
ようにシリコンウェーハ１上にシリコン絶縁膜２を介し
て第１層目のメタル（アルミ）配線31が形成される。次
いで第１図（ｂ）に示されるように該アルミ配線31上に
第１層目の絶縁膜としてテンシルストレスの絶縁膜411
が形成される。かかるテンシルストレスの絶縁膜により
メタル配線を圧縮する方向に力が加わるので、該アルミ
配線に裂け目が生ずるストレスマイグレーションを防止
する。つづいて第１図（ｃ）に示されるように該テンシ
ルストレスの絶縁膜411上に重ねて第２層目の絶縁膜と
してコンプレッシブストレスの絶縁膜412が形成され
る。そしてこのコンプレッシブストレスの絶縁膜は、上
述したように熱印加時にアルミ配線が膨張する方向と同
方向の力を有しているので、絶縁膜に対するストレスが
軽減され、絶縁膜へのクラックが防止できる。
ここで該第１層目の絶縁膜であるテンシルストレスの
絶縁膜411の形成手段としては、サーマルCVDあるいはプ
ラズマCVDが用いられる。ここで該サーマルCVDが用いら
れる場合には、300〜450℃の処理温度において、PSG
（減圧又は常圧とされる）あるいはSiO2（常圧とされ
る）の膜が形成される。一方、プラズマCVDが用いられ
る場合には、例えば電極間に印加する高周波として13.5
6メガヘルツ、および処理温度として200〜450℃の条件
下で、PSG,SiO2,SiON,SiN,BPSGなどの膜が形成される。
絶縁膜411の形成手段としては、サーマルCVDあるいはプ
ラズマCVDが用いられる。ここで該サーマルCVDが用いら
れる場合には、300〜450℃の処理温度において、PSG
（減圧又は常圧とされる）あるいはSiO2（常圧とされ
る）の膜が形成される。一方、プラズマCVDが用いられ
る場合には、例えば電極間に印加する高周波として13.5
6メガヘルツ、および処理温度として200〜450℃の条件
下で、PSG,SiO2,SiON,SiN,BPSGなどの膜が形成される。
一方、該第２層目の絶縁膜であるコンプレッシブスト
レスの絶縁膜412の形成手段としては、プラズマCVDが用
いられ、例えば電極間に印加する高周波として200キロ
ヘルツ、および処理温度として200〜450℃の条件下で、
PSG,SiO2,SiON,SiN,BPSGなどの膜が形成される。
レスの絶縁膜412の形成手段としては、プラズマCVDが用
いられ、例えば電極間に印加する高周波として200キロ
ヘルツ、および処理温度として200〜450℃の条件下で、
PSG,SiO2,SiON,SiN,BPSGなどの膜が形成される。
次いで第１図（ｄ）に示されるように該第２層目の絶
縁膜412上に第２層目のアルミ配線32が形成される。
縁膜412上に第２層目のアルミ配線32が形成される。
以下同様の工程により、該配線32上に再びテンシルス
トレスの絶縁膜421およびコンプレッシブストレスの絶
縁膜422が順次形成され、該絶縁膜422上に第３層目のア
ルミ配線33が形成される。そして第１図に示される実施
例においては、第１図（ｅ）に示されるように該第３層
目の配線33上にコンプレッシブストレスの絶縁膜からな
るカバー432が設けられ、最後にアニール処理（450℃で
30分程度）が行われる。
トレスの絶縁膜421およびコンプレッシブストレスの絶
縁膜422が順次形成され、該絶縁膜422上に第３層目のア
ルミ配線33が形成される。そして第１図に示される実施
例においては、第１図（ｅ）に示されるように該第３層
目の配線33上にコンプレッシブストレスの絶縁膜からな
るカバー432が設けられ、最後にアニール処理（450℃で
30分程度）が行われる。
第２図は本発明の第２実施例および第３実施例として
の半導体装置の製造工程を説明する図であって、第２図
（ａ）は第１図（ａ）に対応する。
の半導体装置の製造工程を説明する図であって、第２図
（ａ）は第１図（ａ）に対応する。
次いで本発明の第２実施例としての半導体装置におい
ては、第２図（ｂ）に示されるようにメタル（アルミ）
配線31上に上記第１図（ｂ）に示されるのと同様のテン
シルストレスの絶縁膜411′が第１層目の絶縁膜として
形成される。次いで第２図（ｃ）に示されるように該絶
縁膜411′上に重ねて第２層目の絶縁膜して、コンプレ
ッシブストレスの絶縁膜412′が平坦化成長により形成
され、該絶縁膜412′の表面が平坦化される。
ては、第２図（ｂ）に示されるようにメタル（アルミ）
配線31上に上記第１図（ｂ）に示されるのと同様のテン
シルストレスの絶縁膜411′が第１層目の絶縁膜として
形成される。次いで第２図（ｃ）に示されるように該絶
縁膜411′上に重ねて第２層目の絶縁膜して、コンプレ
ッシブストレスの絶縁膜412′が平坦化成長により形成
され、該絶縁膜412′の表面が平坦化される。
ここで該平坦化成長を行わせる手段としては、ECR
（エレクトロン・サイクロトロン・レゾナンス）が用い
られる。この場合、該ECR処理に用いられるマイクロウ
ェーブのパワーは例えば800ワット程度であり、また基
板に対して印加されるバイアス用の高周波としては、例
えばその周波数が400キロヘルツ、その出力が50乃至100
ワットとされ、このような条件下でSiO2,PSG,SiON,SiN,
BPSGなどの膜が形成される。このようにしてその表面が
平坦化された絶縁膜412′上に第２図（ｄ）に示される
ように第２層目のアルミ配線32が形成され、以下同様の
工程が所定の層数だけ繰返される。
（エレクトロン・サイクロトロン・レゾナンス）が用い
られる。この場合、該ECR処理に用いられるマイクロウ
ェーブのパワーは例えば800ワット程度であり、また基
板に対して印加されるバイアス用の高周波としては、例
えばその周波数が400キロヘルツ、その出力が50乃至100
ワットとされ、このような条件下でSiO2,PSG,SiON,SiN,
BPSGなどの膜が形成される。このようにしてその表面が
平坦化された絶縁膜412′上に第２図（ｄ）に示される
ように第２層目のアルミ配線32が形成され、以下同様の
工程が所定の層数だけ繰返される。
一方、本発明の第３実施例としての半導体装置におい
ては、第２図（ａ）につづいて第２図（ｂ′）に示され
るようにメタル（アルミ）配線31上に第１層目の絶縁膜
として、テンシルストレスの絶縁膜411″が平坦化成長
により形成され、該絶縁膜411″の表面が平坦化され
る。
ては、第２図（ａ）につづいて第２図（ｂ′）に示され
るようにメタル（アルミ）配線31上に第１層目の絶縁膜
として、テンシルストレスの絶縁膜411″が平坦化成長
により形成され、該絶縁膜411″の表面が平坦化され
る。
ここで該平坦化成長を行わせる手段としては上記ECR
処理が用いられ、この場合におけるマイクロウェーブの
パワーも例えば800ワット程度であり、また基板に対し
て印加されるバイアス用の高周波としては、例えばその
周波数が13.56メガヘルツ、その出力が50乃至100ワット
とされ、このような条件下でPSG,SiO2,SiON,SiN,BPSGな
どの膜が形成される。
処理が用いられ、この場合におけるマイクロウェーブの
パワーも例えば800ワット程度であり、また基板に対し
て印加されるバイアス用の高周波としては、例えばその
周波数が13.56メガヘルツ、その出力が50乃至100ワット
とされ、このような条件下でPSG,SiO2,SiON,SiN,BPSGな
どの膜が形成される。
次いで第２図（ｃ′）に示されるように該平坦化され
た絶縁膜411″上に第２層目の絶縁膜としてコンプレッ
シブストレスの絶縁膜412″が形成される。この場合、
該絶縁膜412″は、該第１実施例又は該第２実施例にお
けるコンプレッシブストレスの絶縁膜と同様の方法で形
成されるもので、これにより該絶縁膜411″上に形成さ
れる該絶縁膜412″の表面も必然的に平坦化される。こ
のようにしてその表面が平坦化された絶縁膜412″上に
第２図（ｄ′）に示されるように第２層目のアルミ配線
32が形成され、以下同様の工程が所定の層数だけ繰返さ
れる。
た絶縁膜411″上に第２層目の絶縁膜としてコンプレッ
シブストレスの絶縁膜412″が形成される。この場合、
該絶縁膜412″は、該第１実施例又は該第２実施例にお
けるコンプレッシブストレスの絶縁膜と同様の方法で形
成されるもので、これにより該絶縁膜411″上に形成さ
れる該絶縁膜412″の表面も必然的に平坦化される。こ
のようにしてその表面が平坦化された絶縁膜412″上に
第２図（ｄ′）に示されるように第２層目のアルミ配線
32が形成され、以下同様の工程が所定の層数だけ繰返さ
れる。
このように上記第２実施例および第３実施例によれ
ば、平坦化された絶縁膜表面に各層のメタル（アルミ）
配線が形成されるため、信頼性の高いメタル配線を形成
することができる。
ば、平坦化された絶縁膜表面に各層のメタル（アルミ）
配線が形成されるため、信頼性の高いメタル配線を形成
することができる。
第３図は、本発明の第４実施例としての半導体装置の
製造工程を説明する図であって、本実施例においては、
多層に形成されるメタル配線のうち、配線幅の狹いメタ
ル配線上（第３図の実施例においては、第１層目および
第２層目の各メタル配線31および32上（配線幅がl1で示
される）には、上記マイグレーションの発生防止を考慮
してテンシルストレスの絶縁膜41,42が形成される（こ
の場合、上記第１乃至第３実施例におけるテンシルスト
レスの層間絶縁膜の形成方法の何れかが適用され
る。）。一方、配線幅の広いメタル配線上（第３図の実
施例では、第３層目以上の各メタル配線、すなわち配線
幅がl2の第３層目のメタル配線33、および配線幅がl3の
第４層目および第５層目の各メタル配線34および35上）
には、上記マイグレーション発生のおそれがないため
に、該各配線上には、上記クラックの発生防止を考慮し
てコンプレッシプストレスの層間絶縁膜43,44、および4
5が形成される（この場合、上記第１乃至第３実施例に
おけるコンプレッシブストレスの絶縁膜の形成方法の何
れかが適用される。）。なお、かかる多層配線を有する
半導体装置においては、通常、下層のメタル配線（上記
第３図に示されるものにおいては、第１層目および第２
層目のメタル配線）は、幅の狹いメタル配線（例えば信
号線）が高い配線密度で形成されており、上層のメタル
配線（上記第３図に示されるものにおいては、第３層目
以上のメタル配線）は、幅の広いメタル配線（例えば電
源線なども含む）が低い配線密度で形成されている。
製造工程を説明する図であって、本実施例においては、
多層に形成されるメタル配線のうち、配線幅の狹いメタ
ル配線上（第３図の実施例においては、第１層目および
第２層目の各メタル配線31および32上（配線幅がl1で示
される）には、上記マイグレーションの発生防止を考慮
してテンシルストレスの絶縁膜41,42が形成される（こ
の場合、上記第１乃至第３実施例におけるテンシルスト
レスの層間絶縁膜の形成方法の何れかが適用され
る。）。一方、配線幅の広いメタル配線上（第３図の実
施例では、第３層目以上の各メタル配線、すなわち配線
幅がl2の第３層目のメタル配線33、および配線幅がl3の
第４層目および第５層目の各メタル配線34および35上）
には、上記マイグレーション発生のおそれがないため
に、該各配線上には、上記クラックの発生防止を考慮し
てコンプレッシプストレスの層間絶縁膜43,44、および4
5が形成される（この場合、上記第１乃至第３実施例に
おけるコンプレッシブストレスの絶縁膜の形成方法の何
れかが適用される。）。なお、かかる多層配線を有する
半導体装置においては、通常、下層のメタル配線（上記
第３図に示されるものにおいては、第１層目および第２
層目のメタル配線）は、幅の狹いメタル配線（例えば信
号線）が高い配線密度で形成されており、上層のメタル
配線（上記第３図に示されるものにおいては、第３層目
以上のメタル配線）は、幅の広いメタル配線（例えば電
源線なども含む）が低い配線密度で形成されている。
第３図（ａ）乃至（ｈ）には上述した半導体装置の製
造工程が示されており、第３図（ａ），（ｂ）はそれぞ
れ第１図の（ａ），（ｂ）に対応している。次いで第３
図（ｃ）に示されるようにテンシルストレスの層間絶縁
膜41上に第２層目のメタル配線32が形成され、該メタル
配線32上には、第３図（ｄ）に示されるように再びテン
シルストレスの層間絶縁膜42が形成される。次いで第３
図（ｅ）に示されるように、該絶縁膜42上に配線幅l2の
第３層目のメタル配線33が形成され、該メタル配線33上
には、第３図（ｆ）に示されるように、コンプレッシブ
ストレスの層間絶縁膜43が形成される。次いで第３図
（ｇ）に示されるように配線幅l3の第４層目のメタル配
線34が形成され、以下同様の工程を繰返して第３図
（ｈ）には、配線幅l3の第５層目のメタル配線35上にコ
ンプレッシブストレスの絶縁膜からなるカバー45が設け
られているものが示されている。
造工程が示されており、第３図（ａ），（ｂ）はそれぞ
れ第１図の（ａ），（ｂ）に対応している。次いで第３
図（ｃ）に示されるようにテンシルストレスの層間絶縁
膜41上に第２層目のメタル配線32が形成され、該メタル
配線32上には、第３図（ｄ）に示されるように再びテン
シルストレスの層間絶縁膜42が形成される。次いで第３
図（ｅ）に示されるように、該絶縁膜42上に配線幅l2の
第３層目のメタル配線33が形成され、該メタル配線33上
には、第３図（ｆ）に示されるように、コンプレッシブ
ストレスの層間絶縁膜43が形成される。次いで第３図
（ｇ）に示されるように配線幅l3の第４層目のメタル配
線34が形成され、以下同様の工程を繰返して第３図
（ｈ）には、配線幅l3の第５層目のメタル配線35上にコ
ンプレッシブストレスの絶縁膜からなるカバー45が設け
られているものが示されている。
第４図は、上記ストレスマイグレーションの発生状態
をテストした結果のデータを示すもので、配線幅1.5ミ
クロン、厚さ0.7ミクロンのアルミ配線について、テス
ト時の温度を250℃、電流密度を3.0×106アンペア/cm2
とした場合について示している。
をテストした結果のデータを示すもので、配線幅1.5ミ
クロン、厚さ0.7ミクロンのアルミ配線について、テス
ト時の温度を250℃、電流密度を3.0×106アンペア/cm2
とした場合について示している。
該第４図中、横軸はテスト時間（時間単位で示す）、
縦軸は累積故障率（％で示す）を示しており、直線ｃ上
にほぼ分布する＊印は各層絶縁膜としてすべてテンシル
ストレスの絶縁膜（サーマルCVDにより形成される）の
みを使用した場合の各データ、直線ｄ上にほぼ分布する
○印は各層間絶縁膜としてすべてコンプレッシブストレ
スの絶縁膜（プラズマCVDにより形成される）のみを使
用した場合の各データ、直線ｂ上にほぼ分布する□印は
第１層目をコンプレッシブストレスの絶縁膜としその上
に重ねる第２層目をテンシルストレスの絶縁膜とした場
合（上記米国特許第4,446,194号に対応する）の各デー
タを示している。これに対し直線ａ上にほぼ分布する△
印は本発明のように第１層目をテンシルストレスの絶縁
膜としその上に重ねる第２層目をコンプレッシブストレ
スの絶縁膜とした場合の各データを示すもので、これに
より本発明の構成が該ストレスマイグレーションの発生
防止にきわめて有効であることが理解できる。
縦軸は累積故障率（％で示す）を示しており、直線ｃ上
にほぼ分布する＊印は各層絶縁膜としてすべてテンシル
ストレスの絶縁膜（サーマルCVDにより形成される）の
みを使用した場合の各データ、直線ｄ上にほぼ分布する
○印は各層間絶縁膜としてすべてコンプレッシブストレ
スの絶縁膜（プラズマCVDにより形成される）のみを使
用した場合の各データ、直線ｂ上にほぼ分布する□印は
第１層目をコンプレッシブストレスの絶縁膜としその上
に重ねる第２層目をテンシルストレスの絶縁膜とした場
合（上記米国特許第4,446,194号に対応する）の各デー
タを示している。これに対し直線ａ上にほぼ分布する△
印は本発明のように第１層目をテンシルストレスの絶縁
膜としその上に重ねる第２層目をコンプレッシブストレ
スの絶縁膜とした場合の各データを示すもので、これに
より本発明の構成が該ストレスマイグレーションの発生
防止にきわめて有効であることが理解できる。
一方、第５図は、上記絶縁膜におけるクラックの発生
状態をテストした結果のデータを示すもので、資料１
は、第１層目から第３層目の各メタル配線上に形成され
る層間絶縁膜をすべてテンシルストレスの絶縁膜Ｔで形
成し、第４層目のメタル配線上に形成されるカバーのみ
をコンプレッシブストレスの絶縁膜Ｃとした場合、また
資料３は、第１層目および第２層目の各メタル配線上に
形成される層間絶縁膜をテンシルストレスの絶縁膜Ｔと
し、第３層目のメタル配線上に形成される層間絶縁膜と
して、上記米国特許に示されるように第１層目をコンプ
レッシブストレスの絶縁膜Ｃとしその上に重ねる第２層
目をテンシルストレスの絶縁膜Ｔとし、更に上記第４層
目のメタル配線上に形成されるカバーもをコンプレッシ
ブストレスの絶縁膜Ｃとした場合を示すもので、これら
の各資料1,3においてはクラックが発生することを示
す。
状態をテストした結果のデータを示すもので、資料１
は、第１層目から第３層目の各メタル配線上に形成され
る層間絶縁膜をすべてテンシルストレスの絶縁膜Ｔで形
成し、第４層目のメタル配線上に形成されるカバーのみ
をコンプレッシブストレスの絶縁膜Ｃとした場合、また
資料３は、第１層目および第２層目の各メタル配線上に
形成される層間絶縁膜をテンシルストレスの絶縁膜Ｔと
し、第３層目のメタル配線上に形成される層間絶縁膜と
して、上記米国特許に示されるように第１層目をコンプ
レッシブストレスの絶縁膜Ｃとしその上に重ねる第２層
目をテンシルストレスの絶縁膜Ｔとし、更に上記第４層
目のメタル配線上に形成されるカバーもをコンプレッシ
ブストレスの絶縁膜Ｃとした場合を示すもので、これら
の各資料1,3においてはクラックが発生することを示
す。
これに対し、資料２（上記第４実施例に示されるよう
に第１層目と第２層目のメタル配線上に形成される層間
絶縁膜をテンシルストレスの絶縁膜Ｔとし、第３層目の
メタル配線上に形成される層間絶縁膜と第４層目のメタ
ル配線上に形成されるカバーとをコンプレッシブストレ
スの絶縁膜Ｃとした場合）、資料４（第１層目のメタル
配線上に形成される層間絶縁膜をテンシルストレスの絶
縁膜Ｔとし、第２層目と第３層目の各メタル配線上に形
成される層間絶縁膜を上記第１実施例の要領で、第１層
目をテンシルストレスの絶縁膜Ｔとし第２層目をコンプ
レッシブストレスの絶縁膜Ｃとし、第４層目のメタル配
線上に形成されるカバーをコンプレッシブの絶縁膜Ｃと
した場合）、および資料５（上記第１実施例の要領で各
メタル配線上に形成される層間絶縁膜として第１層目を
テンシルストレスの絶縁膜Ｔとし第２層目をコンプレッ
シブストレスの絶縁膜Ｃとし、更に上記カバーをもコン
プレッシブストレスの絶縁膜Ｃとした場合）には、上記
クラックの発生が生じないことを示している。
に第１層目と第２層目のメタル配線上に形成される層間
絶縁膜をテンシルストレスの絶縁膜Ｔとし、第３層目の
メタル配線上に形成される層間絶縁膜と第４層目のメタ
ル配線上に形成されるカバーとをコンプレッシブストレ
スの絶縁膜Ｃとした場合）、資料４（第１層目のメタル
配線上に形成される層間絶縁膜をテンシルストレスの絶
縁膜Ｔとし、第２層目と第３層目の各メタル配線上に形
成される層間絶縁膜を上記第１実施例の要領で、第１層
目をテンシルストレスの絶縁膜Ｔとし第２層目をコンプ
レッシブストレスの絶縁膜Ｃとし、第４層目のメタル配
線上に形成されるカバーをコンプレッシブの絶縁膜Ｃと
した場合）、および資料５（上記第１実施例の要領で各
メタル配線上に形成される層間絶縁膜として第１層目を
テンシルストレスの絶縁膜Ｔとし第２層目をコンプレッ
シブストレスの絶縁膜Ｃとし、更に上記カバーをもコン
プレッシブストレスの絶縁膜Ｃとした場合）には、上記
クラックの発生が生じないことを示している。
本発明によれば、ストレスマイグレーションによるメ
タル配線の断線および絶縁膜内におけるクラックの発生
をともに有効に阻止することのできる半導体装置がえら
れる。
タル配線の断線および絶縁膜内におけるクラックの発生
をともに有効に阻止することのできる半導体装置がえら
れる。
第１図は、本発明の第１実施例としての半導体装置の製
造工程を説明する図、 第２図は、本発明の第２および第３実施例としての半導
体装置の製造工程を説明する図、 第３図は、本発明の第４実施例としての半導体装置の製
造工程を説明する図、 第４図は、ストレスマイグレーション発生データを説明
する図、 第５図は、絶縁膜におけるクラック発生データを説明す
る図、 第６図は、メタル配線上に第１層目としてテンシルスト
レスの絶縁膜が形成された状態を示す図、 第７図は、テンシルストレスの絶縁膜の性質を説明する
図、 第８図は、テンシルストレスの絶縁膜上に第２層目とし
てコンプレッシブストレスの絶縁膜が形成された状態を
示す図、 第９図は、コンプレッシブストレスの絶縁膜の性質を説
明する図である。 （符号の説明） １……シリコンウェーハ、 ２……シリコン絶縁膜、 31〜35……メタル配線、 411,421,411′,411″,41,42……テンシルストレスの絶
縁膜、 412,422,432,412′,412″,43,44,45……コンプレッシブ
ストレスの絶縁膜。
造工程を説明する図、 第２図は、本発明の第２および第３実施例としての半導
体装置の製造工程を説明する図、 第３図は、本発明の第４実施例としての半導体装置の製
造工程を説明する図、 第４図は、ストレスマイグレーション発生データを説明
する図、 第５図は、絶縁膜におけるクラック発生データを説明す
る図、 第６図は、メタル配線上に第１層目としてテンシルスト
レスの絶縁膜が形成された状態を示す図、 第７図は、テンシルストレスの絶縁膜の性質を説明する
図、 第８図は、テンシルストレスの絶縁膜上に第２層目とし
てコンプレッシブストレスの絶縁膜が形成された状態を
示す図、 第９図は、コンプレッシブストレスの絶縁膜の性質を説
明する図である。 （符号の説明） １……シリコンウェーハ、 ２……シリコン絶縁膜、 31〜35……メタル配線、 411,421,411′,411″,41,42……テンシルストレスの絶
縁膜、 412,422,432,412′,412″,43,44,45……コンプレッシブ
ストレスの絶縁膜。
Claims (2)
- 【請求項１】多層のメタル配線上にそれぞれ層間絶縁膜
が形成され、該多層のメタル配線のうち、配線幅の狭い
下層メタル配線上にはシリコンウェーハに対して収縮す
る性質を有するテンシルストレスの絶縁膜が形成され、
配線幅の広い上層メタル配線上にはシリコンウェーハに
対して膨張する性質を有するコンプレッシブストレスの
絶縁膜が形成されることを特徴とする半導体装置。 - 【請求項２】多層のメタル配線上にそれぞれ層間絶縁膜
を形成し、該多層のメタル配線のうち配線幅の狭い下層
メタル配線上に形成される層間絶縁膜をシリコンウェー
ハに対して収縮する性質を有するテンシルストレスの絶
縁膜とし、配線幅の広い上層メタル配線上に形成される
層間絶縁膜をシリコンウェーハに対して膨張する性質を
有するコンプレッシブストレスの絶縁膜とし、該層間絶
縁膜のうち少なくとも１つをエレクトロ・サイクロトロ
ン・レゾナンス処理により平坦化して形成することを特
徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62203483A JPH084109B2 (ja) | 1987-08-18 | 1987-08-18 | 半導体装置およびその製造方法 |
| EP92115068A EP0525824B1 (en) | 1987-08-18 | 1988-08-17 | A semiconductor device having metal wiring layers and method of manufacturing such a device |
| EP88307623A EP0307099B1 (en) | 1987-08-18 | 1988-08-17 | Formation of stacked insulation layers in a semiconductor device |
| KR1019880010438A KR920003311B1 (ko) | 1987-08-18 | 1988-08-17 | 반도체 장치 및 제조방법 |
| DE3855354T DE3855354T2 (de) | 1987-08-18 | 1988-08-17 | Halbleiteranordnung mit metallischen Leiterschichten und Verfahren zu ihrer Herstellung |
| US07/780,564 US5160998A (en) | 1987-08-18 | 1991-10-21 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62203483A JPH084109B2 (ja) | 1987-08-18 | 1987-08-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6447052A JPS6447052A (en) | 1989-02-21 |
| JPH084109B2 true JPH084109B2 (ja) | 1996-01-17 |
Family
ID=16474900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62203483A Expired - Fee Related JPH084109B2 (ja) | 1987-08-18 | 1987-08-18 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5160998A (ja) |
| EP (2) | EP0525824B1 (ja) |
| JP (1) | JPH084109B2 (ja) |
| KR (1) | KR920003311B1 (ja) |
| DE (1) | DE3855354T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW214599B (ja) * | 1990-10-15 | 1993-10-11 | Seiko Epson Corp | |
| JP2667605B2 (ja) * | 1991-02-21 | 1997-10-27 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2875093B2 (ja) * | 1992-03-17 | 1999-03-24 | 三菱電機株式会社 | 半導体装置 |
| US5448111A (en) * | 1993-09-20 | 1995-09-05 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2919257B2 (ja) * | 1993-12-15 | 1999-07-12 | 日本電気株式会社 | 多層配線半導体装置 |
| JP3122297B2 (ja) * | 1993-12-28 | 2001-01-09 | 株式会社東芝 | 半導体装置 |
| US6300253B1 (en) | 1998-04-07 | 2001-10-09 | Micron Technology, Inc. | Semiconductor processing methods of forming photoresist over silicon nitride materials, and semiconductor wafer assemblies comprising photoresist over silicon nitride materials |
| US6323139B1 (en) | 1995-12-04 | 2001-11-27 | Micron Technology, Inc. | Semiconductor processing methods of forming photoresist over silicon nitride materials |
| US5926739A (en) | 1995-12-04 | 1999-07-20 | Micron Technology, Inc. | Semiconductor processing method of promoting photoresist adhesion to an outer substrate layer predominately comprising silicon nitride |
| KR100271222B1 (ko) * | 1995-12-14 | 2000-12-01 | 오카베 히로무 | 반도체 소자 및 그 제조 방법 |
| JP3586031B2 (ja) * | 1996-03-27 | 2004-11-10 | 株式会社東芝 | サセプタおよび熱処理装置および熱処理方法 |
| US5913140A (en) * | 1996-12-23 | 1999-06-15 | Lam Research Corporation | Method for reduction of plasma charging damage during chemical vapor deposition |
| JP3226816B2 (ja) * | 1996-12-25 | 2001-11-05 | キヤノン販売株式会社 | 層間絶縁膜の形成方法、半導体装置及びその製造方法 |
| TW418462B (en) * | 1997-02-04 | 2001-01-11 | Matsushita Electronics Corp | Semiconductor device and manufacturing method thereof |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US5985771A (en) | 1998-04-07 | 1999-11-16 | Micron Technology, Inc. | Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers |
| US6316372B1 (en) | 1998-04-07 | 2001-11-13 | Micron Technology, Inc. | Methods of forming a layer of silicon nitride in a semiconductor fabrication process |
| US6635530B2 (en) | 1998-04-07 | 2003-10-21 | Micron Technology, Inc. | Methods of forming gated semiconductor assemblies |
| US6136688A (en) * | 1999-10-20 | 2000-10-24 | Vanguard International Semiconductor Corporation | High stress oxide to eliminate BPSG/SiN cracking |
| US7645719B2 (en) * | 2004-10-13 | 2010-01-12 | Ncr Corporation | Thermal paper with security features |
| US7300886B1 (en) * | 2005-06-08 | 2007-11-27 | Spansion Llc | Interlayer dielectric for charge loss improvement |
| GB201410317D0 (en) | 2014-06-10 | 2014-07-23 | Spts Technologies Ltd | Substrate |
| US10515822B2 (en) * | 2016-06-20 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing bottom layer wrinkling in a semiconductor device |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915489B2 (ja) * | 1975-04-09 | 1984-04-10 | 日本電気株式会社 | 半導体集積回路装置 |
| JPS5228870A (en) * | 1975-08-29 | 1977-03-04 | Hitachi Ltd | Method for production of thin membrane |
| SE7700229L (sv) * | 1976-01-22 | 1977-07-23 | Western Electric Co | Forfarande for beleggning av substrat genom utfellning fran ett plasma |
| US4135954A (en) * | 1977-07-12 | 1979-01-23 | International Business Machines Corporation | Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers |
| JPS5519850A (en) * | 1978-07-31 | 1980-02-12 | Hitachi Ltd | Semiconductor |
| JPS5745931A (en) * | 1980-09-04 | 1982-03-16 | Fujitsu Ltd | Semiconductor device with multilayer passivation film and manufacture thereof |
| US4455568A (en) * | 1981-08-27 | 1984-06-19 | American Microsystems, Inc. | Insulation process for integrated circuits |
| JPS58190043A (ja) * | 1982-04-30 | 1983-11-05 | Seiko Epson Corp | 多層配線法 |
| US4446194A (en) * | 1982-06-21 | 1984-05-01 | Motorola, Inc. | Dual layer passivation |
| JPS60178695A (ja) * | 1984-02-17 | 1985-09-12 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電気的相互接続パツケ−ジ |
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| JPS61279132A (ja) * | 1985-06-05 | 1986-12-09 | Sony Corp | 半導体装置 |
| JPS62145842A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | 半導体装置の製造方法 |
| JPS62154642A (ja) * | 1985-12-26 | 1987-07-09 | Matsushita Electronics Corp | 半導体装置 |
| DE3685495D1 (de) * | 1986-07-11 | 1992-07-02 | Ibm | Verfahren zur herstellung einer unteraetzten maskenkontur. |
| US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
-
1987
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