JPH084112B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH084112B2 JPH084112B2 JP61148625A JP14862586A JPH084112B2 JP H084112 B2 JPH084112 B2 JP H084112B2 JP 61148625 A JP61148625 A JP 61148625A JP 14862586 A JP14862586 A JP 14862586A JP H084112 B2 JPH084112 B2 JP H084112B2
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- Japan
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- mos
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- semiconductor device
- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はMOSトランジスタにより構成されたMOS型半
導体装置に関する。
導体装置に関する。
（従来の技術） 微細化されたMOSトランジスタを用いたMOS型半導体装
置では、ホットキャリア耐性を持たせるため、Ｎチャネ
ルMOSトランジスタとしていわゆるライトリー・ドープ
ド・ドレイン構造（LDD構造）のものが採用されてい
る。このLDD構造のMOSトランジスタは通常、ドレイン領
域が例えばリン（Ｐ）などの注入により形成された低濃
度不純物領域と、例えばヒ素（As）などの注入により形
成された高濃度不純物領域とで構成されている。従来、
このようなLDD構造のMOSトランジスタを多数有するMOS
型半導体装置では、LDD構造ドレインの低濃度不純物領
域の濃度プロファイルが全て等しくされている。すなわ
ち、この濃度プロファイルはホットキャリア耐性を中心
に考えて設定されている。
置では、ホットキャリア耐性を持たせるため、Ｎチャネ
ルMOSトランジスタとしていわゆるライトリー・ドープ
ド・ドレイン構造（LDD構造）のものが採用されてい
る。このLDD構造のMOSトランジスタは通常、ドレイン領
域が例えばリン（Ｐ）などの注入により形成された低濃
度不純物領域と、例えばヒ素（As）などの注入により形
成された高濃度不純物領域とで構成されている。従来、
このようなLDD構造のMOSトランジスタを多数有するMOS
型半導体装置では、LDD構造ドレインの低濃度不純物領
域の濃度プロファイルが全て等しくされている。すなわ
ち、この濃度プロファイルはホットキャリア耐性を中心
に考えて設定されている。
ところで、MOS型半導体装置、特にMOS型半導体集積回
路では高電圧を用いる回路が内部に形成されることがあ
る。例えば、ダイナミックRAMやE2PROMなどで高電圧を
発生する昇圧回路がこれにあたり、通常の書き込み、読
み出し電圧が＋5Vのとき、この昇圧回路は＋10Vないし
＋20Vの高電圧を発生する。
路では高電圧を用いる回路が内部に形成されることがあ
る。例えば、ダイナミックRAMやE2PROMなどで高電圧を
発生する昇圧回路がこれにあたり、通常の書き込み、読
み出し電圧が＋5Vのとき、この昇圧回路は＋10Vないし
＋20Vの高電圧を発生する。
他方、ホットキャリアに対して十分な耐性を持つよう
に濃度プロファイルが最適化されたLDD構造のMOSトラン
ジスタでは、このような高電圧が印加されると破壊して
しまう。逆に、高電圧に対して十分な耐性を持つように
濃度プロファイルが最適化されたLDD構造のMOSトランジ
スタでは、ホットキャリアに対して弱く、すぐに劣化し
てしまう。
に濃度プロファイルが最適化されたLDD構造のMOSトラン
ジスタでは、このような高電圧が印加されると破壊して
しまう。逆に、高電圧に対して十分な耐性を持つように
濃度プロファイルが最適化されたLDD構造のMOSトランジ
スタでは、ホットキャリアに対して弱く、すぐに劣化し
てしまう。
従って、内部に高電圧を発生する可能性があるMOS型
半導体装置では、各々の目的に応じて濃度プロファイル
が最適化されたMOSトランジスタを形成することが重要
である。
半導体装置では、各々の目的に応じて濃度プロファイル
が最適化されたMOSトランジスタを形成することが重要
である。
（発明が解決しようとする問題点） このようにLDD構造のMOSトランジスタを用いた従来の
MOS型半導体装置ではホットキャリア耐性のみを考慮し
た濃度プロファイルにされており、高電圧耐性に関して
は弱く、信頼性が低いという問題がある。
MOS型半導体装置ではホットキャリア耐性のみを考慮し
た濃度プロファイルにされており、高電圧耐性に関して
は弱く、信頼性が低いという問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、通常の電圧が印加されるMOSトラ
ンジスタについてはホットキャリア耐性が高く、かつ高
電圧が印加されるMOSトランジスタについては高電圧耐
性が高く、もって全体的に信頼性が高いMOS型半導体装
置を提供することにある。
であり、その目的は、通常の電圧が印加されるMOSトラ
ンジスタについてはホットキャリア耐性が高く、かつ高
電圧が印加されるMOSトランジスタについては高電圧耐
性が高く、もって全体的に信頼性が高いMOS型半導体装
置を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のMOS型半導体装置は、少なくともドレイン
領域が低不純物濃度領域及び高不純物濃度領域とから構
成された複数のMOSトランジスタを備えたMOS型半導体装
置において、上記複数のMOSトランジスタのうち第１の
電圧が印加されるMOSトランジスタのドレイン領域の低
不純物濃度領域の濃度プロファイルを比較的高く設定す
ることによってホットキャリア耐性を確保し、上記複数
のMOSトランジスタのうち上記第１の電圧よりも高い第
２の電圧が印加されるMOSトランジスタのドレイン領域
の低不純物濃度領域の濃度プロファイルを比較的低く設
定することによって高電圧耐性を確保するようにしたこ
とを特徴とする。
領域が低不純物濃度領域及び高不純物濃度領域とから構
成された複数のMOSトランジスタを備えたMOS型半導体装
置において、上記複数のMOSトランジスタのうち第１の
電圧が印加されるMOSトランジスタのドレイン領域の低
不純物濃度領域の濃度プロファイルを比較的高く設定す
ることによってホットキャリア耐性を確保し、上記複数
のMOSトランジスタのうち上記第１の電圧よりも高い第
２の電圧が印加されるMOSトランジスタのドレイン領域
の低不純物濃度領域の濃度プロファイルを比較的低く設
定することによって高電圧耐性を確保するようにしたこ
とを特徴とする。
（作用） この発明のMOS型半導体装置では、ホットキャリアに
対してはドレイン領域の低不純物濃度領域の濃度プロフ
ァイルを比較的高く設定することによってホットキャリ
ア耐性を確保し、高電圧が印加されるものに対してはド
レイン領域の低不純物濃度領域の濃度プロファイルを比
較的低く設定することにより高電圧耐性を確保してい
る。
対してはドレイン領域の低不純物濃度領域の濃度プロフ
ァイルを比較的高く設定することによってホットキャリ
ア耐性を確保し、高電圧が印加されるものに対してはド
レイン領域の低不純物濃度領域の濃度プロファイルを比
較的低く設定することにより高電圧耐性を確保してい
る。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図ないし第４図はそれぞれこの発明のMOS型半導
体装置をＮチャネルのMOS型半導体集積回路に実施した
場合の製造工程を示す断面図である。
体装置をＮチャネルのMOS型半導体集積回路に実施した
場合の製造工程を示す断面図である。
まず、Ｐ型のシリコン半導体基板11の表面に酸化法に
より素子分離用のフィールド酸化膜12を選択的に形成し
てMOSトランジスタを形成するための素子領域13、14
（この例は２個のMOSトランジスタを形成する場合であ
る）を形成する。次に、この素子領域13、14の基板表面
上に例えば50Åないし500Å程度のゲート酸化膜15をそ
れぞれ形成する（第１図）。
より素子分離用のフィールド酸化膜12を選択的に形成し
てMOSトランジスタを形成するための素子領域13、14
（この例は２個のMOSトランジスタを形成する場合であ
る）を形成する。次に、この素子領域13、14の基板表面
上に例えば50Åないし500Å程度のゲート酸化膜15をそ
れぞれ形成する（第１図）。
次に全体に多結晶シリコン層16をCVD法（化学的気相
成長法）により一様の厚さに堆積した後、この多結晶シ
リコン層16の比抵抗を下げるために適当な不純物の注入
を行なう。その後、通常の写真蝕刻法とエッチング法に
よりこの多結晶シリコン層16をパターニングして多結晶
シリコンゲート構造を形成する（第２図）。
成長法）により一様の厚さに堆積した後、この多結晶シ
リコン層16の比抵抗を下げるために適当な不純物の注入
を行なう。その後、通常の写真蝕刻法とエッチング法に
よりこの多結晶シリコン層16をパターニングして多結晶
シリコンゲート構造を形成する（第２図）。
次に上記フィールド酸化膜12及びパターニングされた
多結晶シリコン層16とをマスクに使用して不純物イオン
の注入を行ないMOSトランジスタのソース，ドレイン領
域を形成する。ここで、図中、左側の素子領域13には高
電圧が印加されるMOSトランジスタが形成され、右側の
素子領域14には通常動作を行なうMOSトランジスタが形
成されるとする。このため、まず、一方の素子領域13上
を図示しないマスク部材で覆い、他方の素子領域14に対
してリンイオンを例えば60KeVの加速電圧で４×1013/cm
2の濃度でイオン注入した後、これを活性化して比較的
高濃度プロファイルのＮ型領域17,18を形成する。次
に、上記マスク部材を除去した後、他方の素子領域14上
を図示しないマスクで新たに覆い、一方の素子領域13に
対してリンイオンを例えば60KeVの加速電圧で１×1013/
cm2の濃度でイオン注入した後、これを活性化して比較
的低濃度プロファイルのＮ型領域19,20を形成する（第
３図）。
多結晶シリコン層16とをマスクに使用して不純物イオン
の注入を行ないMOSトランジスタのソース，ドレイン領
域を形成する。ここで、図中、左側の素子領域13には高
電圧が印加されるMOSトランジスタが形成され、右側の
素子領域14には通常動作を行なうMOSトランジスタが形
成されるとする。このため、まず、一方の素子領域13上
を図示しないマスク部材で覆い、他方の素子領域14に対
してリンイオンを例えば60KeVの加速電圧で４×1013/cm
2の濃度でイオン注入した後、これを活性化して比較的
高濃度プロファイルのＮ型領域17,18を形成する。次
に、上記マスク部材を除去した後、他方の素子領域14上
を図示しないマスクで新たに覆い、一方の素子領域13に
対してリンイオンを例えば60KeVの加速電圧で１×1013/
cm2の濃度でイオン注入した後、これを活性化して比較
的低濃度プロファイルのＮ型領域19,20を形成する（第
３図）。
次に上記イオン注入で使用されたマスク部材を除去し
た後、ヒ素イオンを全面に５×1015/cm2の濃度でイオン
注入し、これを活性化して上記Ｎ型領域17,18内及び上
記Ｎ型領域19,20内に高濃度のN+型領域21ないし24を形
成する。この後は図示しないアルミニュームなどによる
金属配線を形成する。
た後、ヒ素イオンを全面に５×1015/cm2の濃度でイオン
注入し、これを活性化して上記Ｎ型領域17,18内及び上
記Ｎ型領域19,20内に高濃度のN+型領域21ないし24を形
成する。この後は図示しないアルミニュームなどによる
金属配線を形成する。
第４図のような構造のMOS型半導体装置において、図
中、右側の素子領域14には多結晶シリコン層16をゲート
電極とし、Ｎ型領域17,18それぞれとN+型領域21,22それ
ぞれとをソース，ドレイン領域とするＮチャネルMOSト
ランジスタが形成され、左側の素子領域13には多結晶シ
リコン層16をゲート電極とし、Ｎ型領域19,20それぞれ
とN+型領域23,24それぞれとをソース，ドレイン領域と
するＮチャネルMOSトランジスタが形成されている。そ
して、右側の素子領域14に形成されたMOSトランジスタ
ではドレイン領域の低濃度側のN+型領域17（もしくは1
8）の濃度プロファイルが比較的高くされているので、
例えば10年程度のホットキャリア耐性を持つようなホッ
トキャリア耐性化が図られる。これに対し、左側の素子
領域13に形成されたMOSトランジスタではドレイン領域
の低濃度側のN+型領域19（もしくは20）の濃度プロファ
イルが比較的低くされているので、例えば15V程度の高
電圧に耐え得るような高耐圧化が図られる。
中、右側の素子領域14には多結晶シリコン層16をゲート
電極とし、Ｎ型領域17,18それぞれとN+型領域21,22それ
ぞれとをソース，ドレイン領域とするＮチャネルMOSト
ランジスタが形成され、左側の素子領域13には多結晶シ
リコン層16をゲート電極とし、Ｎ型領域19,20それぞれ
とN+型領域23,24それぞれとをソース，ドレイン領域と
するＮチャネルMOSトランジスタが形成されている。そ
して、右側の素子領域14に形成されたMOSトランジスタ
ではドレイン領域の低濃度側のN+型領域17（もしくは1
8）の濃度プロファイルが比較的高くされているので、
例えば10年程度のホットキャリア耐性を持つようなホッ
トキャリア耐性化が図られる。これに対し、左側の素子
領域13に形成されたMOSトランジスタではドレイン領域
の低濃度側のN+型領域19（もしくは20）の濃度プロファ
イルが比較的低くされているので、例えば15V程度の高
電圧に耐え得るような高耐圧化が図られる。
このように上記実施例の装置によれば、高耐圧のMOS
トランジスタとホットキャリア耐性のあるMOSトランジ
スタとを共存させることができ、全体としての信頼性を
高めることができる。この結果、上記実施例装置を高電
圧が印加されるMOSトランジスタが存在するダイナミッ
クRAM、E2PROMなどのMOS型半導体集積回路に用いれば効
果的である。
トランジスタとホットキャリア耐性のあるMOSトランジ
スタとを共存させることができ、全体としての信頼性を
高めることができる。この結果、上記実施例装置を高電
圧が印加されるMOSトランジスタが存在するダイナミッ
クRAM、E2PROMなどのMOS型半導体集積回路に用いれば効
果的である。
なお、上記実施例ではこの発明をＮチャネルMOSトラ
ンジスタのみを有するＮチャネルMOS型半導体装置に実
施した場合について説明したが、これはＰチャネルMOS
トランジスタを使用したＰチャネルMOS型半導体装置
や、ＮチャネルMOSトランジスタとＰチャネルMOSトラン
ジスタを両方使用したCMOS型半導体装置等にも実施が可
能であることはいうまでもない。
ンジスタのみを有するＮチャネルMOS型半導体装置に実
施した場合について説明したが、これはＰチャネルMOS
トランジスタを使用したＰチャネルMOS型半導体装置
や、ＮチャネルMOSトランジスタとＰチャネルMOSトラン
ジスタを両方使用したCMOS型半導体装置等にも実施が可
能であることはいうまでもない。
［発明の効果］ 以上説明したように、この発明によれば、通常の電圧
が印加されるMOSトランジスタについてはホットキャリ
ア耐性を高くすることができ、かつ高電圧が印加される
MOSトランジスタについては高電圧耐性を高くすること
ができ、もって全体的に信頼性が高いMOS型半導体装置
を提供することができる。
が印加されるMOSトランジスタについてはホットキャリ
ア耐性を高くすることができ、かつ高電圧が印加される
MOSトランジスタについては高電圧耐性を高くすること
ができ、もって全体的に信頼性が高いMOS型半導体装置
を提供することができる。
第１図ないし第４図はそれぞれこの発明の一実施例装置
の製造工程を示す断面図である。 11……Ｐ型のシリコン半導体基板、12……フイールド酸
化膜、13,14……素子領域、15……ゲート酸化膜、16…
…多結晶シリコン層、17,18……高濃度プロファイルの
Ｎ型領域、19,20……低濃度プロファイルのＮ型領域、2
1〜24……N+型領域。
の製造工程を示す断面図である。 11……Ｐ型のシリコン半導体基板、12……フイールド酸
化膜、13,14……素子領域、15……ゲート酸化膜、16…
…多結晶シリコン層、17,18……高濃度プロファイルの
Ｎ型領域、19,20……低濃度プロファイルのＮ型領域、2
1〜24……N+型領域。
フロントページの続き (72)発明者 衣川 正明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 浅見 哲也 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内
Claims (1)
- 【請求項１】少なくともドレイン領域が低不純物濃度領
域及び高不純物濃度領域とから構成された複数のMOSト
ランジスタを備えたMOS型半導体装置において、 上記複数のMOSトランジスタのうち第１の電圧が印加さ
れるMOSトランジスタのドレイン領域の低不純物濃度領
域の濃度プロファイルを比較的高く設定することによっ
てホットキャリア耐性を確保し、上記複数のMOSトラン
ジスタのうち上記第１の電圧よりも高い第２の電圧が印
加されるMOSトランジスタのドレイン領域の低不純物濃
度領域の濃度プロファイルを比較的低く設定することに
よって高電圧耐性を確保するようにしたことを特徴とす
るMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148625A JPH084112B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148625A JPH084112B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓ型半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348919A Division JP2714374B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634668A JPS634668A (ja) | 1988-01-09 |
| JPH084112B2 true JPH084112B2 (ja) | 1996-01-17 |
Family
ID=15456971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148625A Expired - Lifetime JPH084112B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5006477A (en) * | 1988-11-25 | 1991-04-09 | Hughes Aircraft Company | Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices |
| JP2004014941A (ja) * | 2002-06-10 | 2004-01-15 | Nec Corp | 半導体装置、これを用いた回路、および半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234367A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | Ｍｉｓ型電界効果トランジスタ |
| JPS61135149A (ja) * | 1984-12-06 | 1986-06-23 | Toshiba Corp | Ｍｏｓ型集積回路 |
-
1986
- 1986-06-25 JP JP61148625A patent/JPH084112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634668A (ja) | 1988-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |