JPH0846195A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0846195A JPH0846195A JP19465494A JP19465494A JPH0846195A JP H0846195 A JPH0846195 A JP H0846195A JP 19465494 A JP19465494 A JP 19465494A JP 19465494 A JP19465494 A JP 19465494A JP H0846195 A JPH0846195 A JP H0846195A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、低温ＣＶＤ法
によって堆積した多結晶シリコン層、タングステンシリ
サイド層に熱処理を加える場合に、多結晶シリコン層中
からのシリコンの消失を抑え、配線層やゲート電極の信
頼性を防ぐ手段を提供する。 【構成】 シリコン基板１の上に、ＬＯＣＯＳ酸化膜２
を形成して素子形成領域を画定し、素子形成領域にゲー
ト酸化膜３を形成し、その上に、低温ＣＶＤ法によって
多結晶シリコン層４を形成し、その上に低温ＣＶＤ法に
よってタングステンシリサイド層５を形成し、これらの
層をレジスト膜６をマスクにして選択的に除去して、配
線層やゲート電極７の形状にパターニングした後、酸素
を含む雰囲気中で８７０℃乃至９３０℃の温度で、１８
分乃至１４分の時間熱処理することによって、シリコン
基板１の露出した表面に犠牲酸化膜８を形成する。
によって堆積した多結晶シリコン層、タングステンシリ
サイド層に熱処理を加える場合に、多結晶シリコン層中
からのシリコンの消失を抑え、配線層やゲート電極の信
頼性を防ぐ手段を提供する。 【構成】 シリコン基板１の上に、ＬＯＣＯＳ酸化膜２
を形成して素子形成領域を画定し、素子形成領域にゲー
ト酸化膜３を形成し、その上に、低温ＣＶＤ法によって
多結晶シリコン層４を形成し、その上に低温ＣＶＤ法に
よってタングステンシリサイド層５を形成し、これらの
層をレジスト膜６をマスクにして選択的に除去して、配
線層やゲート電極７の形状にパターニングした後、酸素
を含む雰囲気中で８７０℃乃至９３０℃の温度で、１８
分乃至１４分の時間熱処理することによって、シリコン
基板１の露出した表面に犠牲酸化膜８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、配線層あるいはゲート
電極の形成方法に特徴を有する半導体装置の製造方法に
関するものである。近年、半導体装置の微細化、高速化
に伴い、ゲート電極を含む配線層を低抵抗化することが
要求され、多結晶シリコン層と低抵抗のタングステンシ
リサイド層からなる２層構造を用いることが多くなって
いる。
電極の形成方法に特徴を有する半導体装置の製造方法に
関するものである。近年、半導体装置の微細化、高速化
に伴い、ゲート電極を含む配線層を低抵抗化することが
要求され、多結晶シリコン層と低抵抗のタングステンシ
リサイド層からなる２層構造を用いることが多くなって
いる。
【０００２】
【従来の技術】図３は、従来の半導体装置の製造工程説
明図であり、（Ａ）〜（Ｅ）は各工程を示している。こ
の図の１１はシリコン基板、１２はＬＯＣＯＳ酸化膜、
１３はゲート酸化膜、１４は多結晶シリコン層、１５は
タングステンシリサイド層、１６はレジスト膜、１７は
ゲート電極、１８は犠牲酸化膜、１９はソース領域、２
０はドレイン領域である。
明図であり、（Ａ）〜（Ｅ）は各工程を示している。こ
の図の１１はシリコン基板、１２はＬＯＣＯＳ酸化膜、
１３はゲート酸化膜、１４は多結晶シリコン層、１５は
タングステンシリサイド層、１６はレジスト膜、１７は
ゲート電極、１８は犠牲酸化膜、１９はソース領域、２
０はドレイン領域である。
【０００３】第１工程（図３（Ａ）参照） シリコン基板１１の上を選択的に熱酸化することによっ
てＬＯＣＯＳ酸化膜１２を形成して素子形成領域を画定
する。
てＬＯＣＯＳ酸化膜１２を形成して素子形成領域を画定
する。
【０００４】第２工程（図３（Ｂ）参照） シリコン基板１１のＬＯＣＯＳ酸化膜１２によって画定
された素子形成領域に厚さ１０ｎｍ〜３０ｎｍのゲート
酸化膜１３を形成する。
された素子形成領域に厚さ１０ｎｍ〜３０ｎｍのゲート
酸化膜１３を形成する。
【０００５】第３工程（図３（Ｃ）参照） ＬＯＣＯＳ酸化膜１２とゲート酸化膜１３の上に、ゲー
ト電極、配線層を形成するために、４００℃乃至６５０
℃の温度の低温ＣＶＤ法によって厚さ５０〜２００ｎｍ
の多結晶シリコン層１４を堆積し、その上に３３０℃乃
至３９０℃の温度の低温ＣＶＤ法によって厚さ１００ｎ
ｍ〜３００ｎｍのタングステンシリサイド層１５を堆積
する。その上にフォトレジストを塗布し、露光、現像す
ることによってゲート電極を形成する領域にレジスト膜
１６を形成する。
ト電極、配線層を形成するために、４００℃乃至６５０
℃の温度の低温ＣＶＤ法によって厚さ５０〜２００ｎｍ
の多結晶シリコン層１４を堆積し、その上に３３０℃乃
至３９０℃の温度の低温ＣＶＤ法によって厚さ１００ｎ
ｍ〜３００ｎｍのタングステンシリサイド層１５を堆積
する。その上にフォトレジストを塗布し、露光、現像す
ることによってゲート電極を形成する領域にレジスト膜
１６を形成する。
【０００６】第４工程（図３（Ｄ）参照） このレジスト膜１６をマスクにして、タングステンシリ
サイド層１５と多結晶シリコン層１４を選択的にエッチ
ングすることによって、ゲート電極１７を形成する。
サイド層１５と多結晶シリコン層１４を選択的にエッチ
ングすることによって、ゲート電極１７を形成する。
【０００７】第５工程（図３（Ｅ）参照） 酸素雰囲気中で８５０℃の熱処理を加えることによっ
て、多結晶シリコン層１４とタングステンシリサイド層
１５をシリサイド化すると共に、ゲート電極１７とＬＯ
ＣＯＳ酸化膜１２の間のシリコン基板１１の表面に、不
純物をイオン注入する際にシリコン基板１１の表面の損
傷を防ぎ、不純物を注入する深さを調節する厚さ１０ｎ
ｍの犠牲酸化膜１８を形成する。犠牲酸化膜１８を通し
てＡｓからなる不純物をイオン注入してソース領域１９
とドレイン領域２０を形成する。
て、多結晶シリコン層１４とタングステンシリサイド層
１５をシリサイド化すると共に、ゲート電極１７とＬＯ
ＣＯＳ酸化膜１２の間のシリコン基板１１の表面に、不
純物をイオン注入する際にシリコン基板１１の表面の損
傷を防ぎ、不純物を注入する深さを調節する厚さ１０ｎ
ｍの犠牲酸化膜１８を形成する。犠牲酸化膜１８を通し
てＡｓからなる不純物をイオン注入してソース領域１９
とドレイン領域２０を形成する。
【０００８】
【発明が解決しようとする課題】ところが、この従来の
半導体装置の製造方法によると、ゲート電極１７を形成
した後に犠牲酸化膜１８を形成する熱酸化工程は、ゲー
トバーズビークを抑えてＭＯＳトランジスタの能力を上
げるため１００Å程度の酸化膜を形成する。その後、熱
処理温度を酸化膜厚の制御性をよくするため８５０℃程
度の温度で酸化していたため、犠牲酸化膜を形成するた
めに要する時間が５０分程度と長くなっていた。
半導体装置の製造方法によると、ゲート電極１７を形成
した後に犠牲酸化膜１８を形成する熱酸化工程は、ゲー
トバーズビークを抑えてＭＯＳトランジスタの能力を上
げるため１００Å程度の酸化膜を形成する。その後、熱
処理温度を酸化膜厚の制御性をよくするため８５０℃程
度の温度で酸化していたため、犠牲酸化膜を形成するた
めに要する時間が５０分程度と長くなっていた。
【０００９】従って、低温で成長したため、アモルファ
ス状であって結晶化していない多結晶シリコン層１４と
タングステンシリサイド層１５中のシリコンの拡散速度
が、多結晶シリコン層１４とタングステンシリサイド層
１５のシリサイド化速度より速く、シリサイド化が進行
する間に、多結晶シリコン層１４中のシリコンが拡散、
消失して多結晶シリコン層１４の膜厚が薄くなり、タン
グステンシリサイド層１５がゲート酸化膜１３に接触し
てメタル汚染を生じてゲート酸化膜１３の耐圧を劣化さ
せるという問題があった。
ス状であって結晶化していない多結晶シリコン層１４と
タングステンシリサイド層１５中のシリコンの拡散速度
が、多結晶シリコン層１４とタングステンシリサイド層
１５のシリサイド化速度より速く、シリサイド化が進行
する間に、多結晶シリコン層１４中のシリコンが拡散、
消失して多結晶シリコン層１４の膜厚が薄くなり、タン
グステンシリサイド層１５がゲート酸化膜１３に接触し
てメタル汚染を生じてゲート酸化膜１３の耐圧を劣化さ
せるという問題があった。
【００１０】また、この多結晶シリコン層１４とタング
ステンシリサイド層１５の２層構造によって配線層を形
成する場合には、配線と半導体基板１１との耐圧が劣化
し、あるいは配線とシリコン基板１１の間の容量が増大
するという問題があった。
ステンシリサイド層１５の２層構造によって配線層を形
成する場合には、配線と半導体基板１１との耐圧が劣化
し、あるいは配線とシリコン基板１１の間の容量が増大
するという問題があった。
【００１１】図４は、従来の半導体装置の製造方法によ
って製造した半導体装置の結晶構造の写真である。この
写真は、ＭＯＳトランジスタの断面を示すＳＥＭ写真
で、台形の部分がシリコン基板であり、台形の部分の斜
面を覆う黒い部分が不純物をイオン注入したソース領域
とドレイン領域であり、その上の水平に延びる層がゲー
ト酸化膜であり、このゲート酸化膜を介して台形の部分
の上に見えるのが、多結晶シリコン層とタングステンシ
リサイド層からなるゲート電極であり、その上を覆って
いるのが層間絶縁膜である。
って製造した半導体装置の結晶構造の写真である。この
写真は、ＭＯＳトランジスタの断面を示すＳＥＭ写真
で、台形の部分がシリコン基板であり、台形の部分の斜
面を覆う黒い部分が不純物をイオン注入したソース領域
とドレイン領域であり、その上の水平に延びる層がゲー
ト酸化膜であり、このゲート酸化膜を介して台形の部分
の上に見えるのが、多結晶シリコン層とタングステンシ
リサイド層からなるゲート電極であり、その上を覆って
いるのが層間絶縁膜である。
【００１２】この写真から観察されるように、ゲート電
極を構成する筈の黒い多結晶シリコン層が極度に薄くな
り、その一部では消失して、白いタングステンシリサイ
ド層がゲート酸化膜に接触している。
極を構成する筈の黒い多結晶シリコン層が極度に薄くな
り、その一部では消失して、白いタングステンシリサイ
ド層がゲート酸化膜に接触している。
【００１３】本発明は、低温ＣＶＤ法によって堆積した
多結晶シリコン層、タングステンシリサイド層に熱処理
を加える場合に、多結晶シリコン層中からのシリコンの
消失を抑え、配線層やゲート電極の信頼性の劣化を防ぐ
手段を提供することを目的とする。
多結晶シリコン層、タングステンシリサイド層に熱処理
を加える場合に、多結晶シリコン層中からのシリコンの
消失を抑え、配線層やゲート電極の信頼性の劣化を防ぐ
手段を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法においては、シリコン基板の上に低温ＣＶ
Ｄ法によって多結晶シリコン層を堆積する工程と、その
上に低温ＣＶＤ法によってタングステンシリサイド層を
堆積する工程と、該多結晶シリコン層とタングステンシ
リサイド層を選択的に除去する工程と、酸素雰囲気中で
８７０℃乃至９３０℃の温度で、例えば１８分乃至１４
分の時間熱処理することによって、該シリコン基板の露
出した表面に酸化膜を形成する工程を採用した。
置の製造方法においては、シリコン基板の上に低温ＣＶ
Ｄ法によって多結晶シリコン層を堆積する工程と、その
上に低温ＣＶＤ法によってタングステンシリサイド層を
堆積する工程と、該多結晶シリコン層とタングステンシ
リサイド層を選択的に除去する工程と、酸素雰囲気中で
８７０℃乃至９３０℃の温度で、例えば１８分乃至１４
分の時間熱処理することによって、該シリコン基板の露
出した表面に酸化膜を形成する工程を採用した。
【００１５】この場合、多結晶シリコン層とタングステ
ンシリサイド層を絶縁体膜を介して半導体基板中の電流
を制御するゲート電極とすることができる。
ンシリサイド層を絶縁体膜を介して半導体基板中の電流
を制御するゲート電極とすることができる。
【００１６】
【作用】この発明のように、シリコン基板の上に低温Ｃ
ＶＤ法によって多結晶シリコン層を堆積し、その上に低
温ＣＶＤ法によってタングステンシリサイド層を堆積
し、多結晶シリコン層とタングステンシリサイド層を選
択的に除去した後に、酸素雰囲気中で８７０℃乃至９３
０℃の温度で、例えば、１８分乃至１４分の時間熱処理
することによってシリコン基板の露出した表面に酸化膜
を形成すると、従来の工程よりシリコン基板表面の酸化
時間を短縮することができるため、多結晶シリコン層中
のシリコンの拡散、消失を低減することができ、多結晶
シリコン層とタングステンシリサイド層からなる配線層
やゲート電極の信頼性を向上することができる。
ＶＤ法によって多結晶シリコン層を堆積し、その上に低
温ＣＶＤ法によってタングステンシリサイド層を堆積
し、多結晶シリコン層とタングステンシリサイド層を選
択的に除去した後に、酸素雰囲気中で８７０℃乃至９３
０℃の温度で、例えば、１８分乃至１４分の時間熱処理
することによってシリコン基板の露出した表面に酸化膜
を形成すると、従来の工程よりシリコン基板表面の酸化
時間を短縮することができるため、多結晶シリコン層中
のシリコンの拡散、消失を低減することができ、多結晶
シリコン層とタングステンシリサイド層からなる配線層
やゲート電極の信頼性を向上することができる。
【００１７】なお、酸素雰囲気中で９３０℃より高い温
度で熱処理することによってシリコン基板の表面を酸化
すると、１００ｎｍの熱酸化を行うための時間が２．４
分程度と短くなり、酸化速度が速すぎて、酸化膜の膜厚
の制御が困難になるため望ましくない。
度で熱処理することによってシリコン基板の表面を酸化
すると、１００ｎｍの熱酸化を行うための時間が２．４
分程度と短くなり、酸化速度が速すぎて、酸化膜の膜厚
の制御が困難になるため望ましくない。
【００１８】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の一実施例の半導体装置の製造工程説明図であ
り、（Ａ）〜（Ｅ）は各工程を示している。この図の１
はシリコン基板、２はＬＯＣＯＳ酸化膜、３はゲート酸
化膜、４は多結晶シリコン層、５はタングステンシリサ
イド層、６はレジスト膜、７はゲート電極、８は犠牲酸
化膜、９はソース領域、１０はドレイン領域である。
本発明の一実施例の半導体装置の製造工程説明図であ
り、（Ａ）〜（Ｅ）は各工程を示している。この図の１
はシリコン基板、２はＬＯＣＯＳ酸化膜、３はゲート酸
化膜、４は多結晶シリコン層、５はタングステンシリサ
イド層、６はレジスト膜、７はゲート電極、８は犠牲酸
化膜、９はソース領域、１０はドレイン領域である。
【００１９】第１工程（図１（Ａ）参照） シリコン基板１の上に選択的に熱酸化することによって
ＬＯＣＯＳ酸化膜２を形成してＭＯＳ等の素子形成領域
を画定する。
ＬＯＣＯＳ酸化膜２を形成してＭＯＳ等の素子形成領域
を画定する。
【００２０】第２工程（図１（Ｂ）参照） シリコン基板１のＬＯＣＯＳ酸化膜２によって画定した
素子形成領域に厚さ１０ｎｍ〜３０ｎｍのゲート酸化膜
３を形成する。
素子形成領域に厚さ１０ｎｍ〜３０ｎｍのゲート酸化膜
３を形成する。
【００２１】第３工程（図１（Ｃ）参照） ＬＯＣＯＳ酸化膜２とゲート酸化膜３の上に、ゲート電
極、配線層を形成するために、４００℃乃至６５０℃の
温度の低温ＣＶＤ法によって厚さ８０〜１２０ｎｍの多
結晶シリコン層４を堆積し、その上に３３０℃乃至３９
０℃の温度の低温ＣＶＤ法によって厚さ１５０ｎｍ〜２
５０ｎｍのタングステンシリサイド層５を堆積する。そ
の上にフォトレジストを塗布し、露光現像することによ
ってゲート電極を形成する領域にレジスト膜６を形成す
る。
極、配線層を形成するために、４００℃乃至６５０℃の
温度の低温ＣＶＤ法によって厚さ８０〜１２０ｎｍの多
結晶シリコン層４を堆積し、その上に３３０℃乃至３９
０℃の温度の低温ＣＶＤ法によって厚さ１５０ｎｍ〜２
５０ｎｍのタングステンシリサイド層５を堆積する。そ
の上にフォトレジストを塗布し、露光現像することによ
ってゲート電極を形成する領域にレジスト膜６を形成す
る。
【００２２】第４工程（図１（Ｄ）参照） このレジスト膜６をマスクにして、タングステンシリサ
イド層５と多結晶シリコン層４を選択的にエッチングす
ることによって、ゲート電極７を形成する。
イド層５と多結晶シリコン層４を選択的にエッチングす
ることによって、ゲート電極７を形成する。
【００２３】第５工程（図１（Ｅ）参照） 酸素雰囲気中で９００℃の熱処理を１０分間加えること
によって、多結晶シリコン層４とタングステンシリサイ
ド層５をシリサイド化すると共に、ゲート電極７とＬＯ
ＣＯＳ酸化膜２の間のシリコン基板１の表面に、不純物
をイオン注入する際にシリコン基板１の表面に生じる損
傷を防ぎ、不純物を注入する深さを調節するための厚さ
１０ｎｍの犠牲酸化膜８を形成する。
によって、多結晶シリコン層４とタングステンシリサイ
ド層５をシリサイド化すると共に、ゲート電極７とＬＯ
ＣＯＳ酸化膜２の間のシリコン基板１の表面に、不純物
をイオン注入する際にシリコン基板１の表面に生じる損
傷を防ぎ、不純物を注入する深さを調節するための厚さ
１０ｎｍの犠牲酸化膜８を形成する。
【００２４】犠牲酸化膜８を通してＡｓからなる不純物
をイオン注入してソース領域９とドレイン領域１０を形
成する。なお、上記と同様の工程を、熱処理の温度を８
７０℃から９２０℃までの範囲で変えて厚さ１０ｎｍの
熱酸化膜を形成したところ、１８分から１４分までの範
囲の時間を要し、多結晶シリコン層４中のシリコンの拡
散を支障を生じない程度に抑えることができた。
をイオン注入してソース領域９とドレイン領域１０を形
成する。なお、上記と同様の工程を、熱処理の温度を８
７０℃から９２０℃までの範囲で変えて厚さ１０ｎｍの
熱酸化膜を形成したところ、１８分から１４分までの範
囲の時間を要し、多結晶シリコン層４中のシリコンの拡
散を支障を生じない程度に抑えることができた。
【００２５】図２は、本発明の一実施例の半導体装置の
製造方法によって製造した半導体装置の結晶構造の写真
である。この写真は、ＭＯＳトランジスタの断面を示す
ＳＥＭ写真で、台形の部分がシリコン基板であり、台形
の部分の斜面を覆う黒い部分が不純物をイオン注入した
ソース領域とドレイン領域であり、その上の水平に延び
る層がゲート酸化膜であり、このゲート酸化膜を介して
台形の部分の上に見えるのが、多結晶シリコン層とタン
グステンシリサイド層からなるゲート電極であり、その
上を覆っているのが層間絶縁膜である。
製造方法によって製造した半導体装置の結晶構造の写真
である。この写真は、ＭＯＳトランジスタの断面を示す
ＳＥＭ写真で、台形の部分がシリコン基板であり、台形
の部分の斜面を覆う黒い部分が不純物をイオン注入した
ソース領域とドレイン領域であり、その上の水平に延び
る層がゲート酸化膜であり、このゲート酸化膜を介して
台形の部分の上に見えるのが、多結晶シリコン層とタン
グステンシリサイド層からなるゲート電極であり、その
上を覆っているのが層間絶縁膜である。
【００２６】この写真から観察されるように、ゲート電
極を構成する黒い多結晶シリコン層が残存し、白いタン
グステンシリサイド層がゲート酸化膜に接触するという
従来の半導体装置の製造方法の問題が解消されているこ
とがわかる。
極を構成する黒い多結晶シリコン層が残存し、白いタン
グステンシリサイド層がゲート酸化膜に接触するという
従来の半導体装置の製造方法の問題が解消されているこ
とがわかる。
【００２７】図５は、本発明と従来の半導体装置の製造
方法による特性の比較説明図であり、（Ａ）はｎＣＨ
Ｔｒサチュレーション電流を示し、（Ｂ）はｐＣＨ Ｔ
ｒサチュレーション電流を示している。
方法による特性の比較説明図であり、（Ａ）はｎＣＨ
Ｔｒサチュレーション電流を示し、（Ｂ）はｐＣＨ Ｔ
ｒサチュレーション電流を示している。
【００２８】ｎＣＨ Ｔｒサチュレーション電流（図５
（Ａ）参照）をみると、厚さ１０ｎｍの酸化膜を形成す
る場合、従来の技術によって８５０℃で熱処理を加える
場合は平均で５．５２１８であったサチュレーション電
流が、本発明によって９００℃で熱処理を加える場合は
平均で５．５２４２となり、僅かながら改善されている
ことがわかる。
（Ａ）参照）をみると、厚さ１０ｎｍの酸化膜を形成す
る場合、従来の技術によって８５０℃で熱処理を加える
場合は平均で５．５２１８であったサチュレーション電
流が、本発明によって９００℃で熱処理を加える場合は
平均で５．５２４２となり、僅かながら改善されている
ことがわかる。
【００２９】また、ｐＣＨ Ｔｒサチュレーション電流
（図５（Ｂ）参照）をみると、同じ厚さ１０ｎｍの酸化
膜を形成する場合、従来の技術によって８５０℃で熱処
理を加える場合は平均で２．３３９４であったサチュレ
ーション電流が、本発明によって９００℃で熱処理を加
える場合は平均で２．３５９２となり、僅かながら改善
されていることがわかる。
（図５（Ｂ）参照）をみると、同じ厚さ１０ｎｍの酸化
膜を形成する場合、従来の技術によって８５０℃で熱処
理を加える場合は平均で２．３３９４であったサチュレ
ーション電流が、本発明によって９００℃で熱処理を加
える場合は平均で２．３５９２となり、僅かながら改善
されていることがわかる。
【００３０】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、シリコン基板の上に低温ＣＶＤ
法によって多結晶シリコン層を堆積し、その上に低温Ｃ
ＶＤ法によってタングステンシリサイド層を堆積し、そ
の後熱処理を加える必要がある場合に、多結晶シリコン
層中のシリコンの消失を低減することによって配線層や
ゲート電極の信頼性を向上することができ、半導体装置
に関する技術分野において寄与するところが大きい。
置の製造方法によると、シリコン基板の上に低温ＣＶＤ
法によって多結晶シリコン層を堆積し、その上に低温Ｃ
ＶＤ法によってタングステンシリサイド層を堆積し、そ
の後熱処理を加える必要がある場合に、多結晶シリコン
層中のシリコンの消失を低減することによって配線層や
ゲート電極の信頼性を向上することができ、半導体装置
に関する技術分野において寄与するところが大きい。
【図１】本発明の一実施例の半導体装置の製造工程説明
図であり、（Ａ）〜（Ｅ）は各工程を示している。
図であり、（Ａ）〜（Ｅ）は各工程を示している。
【図２】本発明の一実施例の半導体装置の製造方法によ
って製造した半導体装置の結晶構造の写真である。
って製造した半導体装置の結晶構造の写真である。
【図３】従来の半導体装置の製造工程説明図であり、
（Ａ）〜（Ｅ）は各工程を示している。
（Ａ）〜（Ｅ）は各工程を示している。
【図４】従来の半導体装置の製造方法によって製造した
半導体装置の結晶構造の写真である。
半導体装置の結晶構造の写真である。
【図５】本発明と従来の半導体装置の製造方法による特
性の比較説明図であり、（Ａ）はｎＣＨ Ｔｒサチュレ
ーション電流を示し、（Ｂ）はｐＣＨ Ｔｒサチュレー
ション電流を示している。
性の比較説明図であり、（Ａ）はｎＣＨ Ｔｒサチュレ
ーション電流を示し、（Ｂ）はｐＣＨ Ｔｒサチュレー
ション電流を示している。
１ シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン層 ５ タングステンシリサイド層 ６ レジスト膜 ７ ゲート電極 ８ 犠牲酸化膜 ９ ソース領域 １０ ドレイン領域
Claims (3)
- 【請求項１】 シリコン基板の上に低温ＣＶＤ法によっ
て多結晶シリコン層を堆積する工程と、その上に低温Ｃ
ＶＤ法によってタングステンシリサイド層を堆積する工
程と、該多結晶シリコン層とタングステンシリサイド層
を選択的に除去する工程と、酸素雰囲気中で８７０℃乃
至９３０℃の温度で時間熱処理することによって、該シ
リコン基板の露出した表面に酸化膜を形成する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 多結晶シリコン層とタングステンシリサ
イド層を選択的に除去した後に、酸素雰囲気中で１８分
乃至１４分の時間熱処理することを特徴とする請求項１
に記載された半導体装置の製造方法。 - 【請求項３】 多結晶シリコン層とタングステンシリサ
イド層が、絶縁体膜を介して半導体基板中の電流を制御
するゲート電極であることを特徴とする請求項１に記載
された半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19465494A JPH0846195A (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19465494A JPH0846195A (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846195A true JPH0846195A (ja) | 1996-02-16 |
Family
ID=16328108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19465494A Withdrawn JPH0846195A (ja) | 1994-07-28 | 1994-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846195A (ja) |
-
1994
- 1994-07-28 JP JP19465494A patent/JPH0846195A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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