JPH08504992A

JPH08504992A - 動的記憶装置におけるパターン検索およびリフレッシュ論理

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Publication number: JPH08504992A
Application number: JP6514306A
Authority: JP
Inventors: ジャックリポヴスキー，ジー
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-12-07
Filing date: 1993-12-06
Publication date: 1996-05-28
Also published as: KR950704788A; EP0676081A4; US5758148A; CA2150822A1; WO1994014162A1; EP0676081A1; KR100230767B1

Abstract

(57)【要約】発明は、定期的なリフレッシュを必要とし、リフレッシュ回路（第14図の19）内の論理演算回路（例えば、第４図の21および24）を含む動的記憶装置（第3-10図）である。記憶装置の個々の位置は、リフレッシュ増幅器（第４図のRE）によって定期的に読み取られ、それから、データが書込み増幅器（第４図のWR）に適用される前に、論理演算がリフレッシュデータ上で実行される。このような論理演算は、リフレッシュ回路内でデータ比較およびその他の論理演算を周期的に実行することによって、連想データベース検索の実施を許容する。かかる装置と共に使用するための記憶システム（例えば第12図）もまた開示される。

Description

【発明の詳細な説明】動的記憶装置におけるパターン検索およびリフレッシュ論理技術分野この発明は、リフレッシュ可能な動的連想記憶装置およびその装置を組み込むシステムに関係している。背景技術第１図では、ダイナミックRAM（DRAM）の典型的な構造の概略図が示されている。書込みモードの間に、DRAMに書き込まれるデータは入力に応用され、書込み増幅器WRによって増幅される。スイッチS2とS3は開いており、スイッチS1とS4は閉じており、コンデンサCは入力データの状態に応じて充電または放電され、書込み増幅器WRによって増幅される。読取りモードの間に、スイッチS1とS3とS4は開いており、スイッチS2は閉じており、その結果、コンデンサCの電圧は、読取り増幅器REにより基準電圧Vrefと比較される。読取り増幅器REによって決定される差に従い、２進法の「1」または「0」のいずれかがDRAMの出力に伝送される。データ保持モードの時に、すべてのスイッチS1，S2，S3およびS4は開いたままであり、その結果、記憶され充電されたものはコンデンサCの中に留まっている。しかしながら、漏れ抵抗Rの存在は避けられないため、コンデンサ充電は徐々に消散される。このような消散を償うために、リフレッシュと称されるプロセスが DRAMにおいて定期的に使用されなければならない。リフレッシュを成し遂げるために、３つのスイッチS1，S2およびS3すべてが閉ざされ、スイッチS4が開かれ、読取り増幅器REによって検出される２進状態が書込み増幅器WRによって増幅され、記憶コンデンサCに再応用される。このようにして、スイッチS3とS4は、書込み増幅器WRへの応用のために入力データまたはリフレッシュデータのいずれかを選択する多重装置を形成する。第１図のダッシュのあるラインは、集積回路チップの境界線を示している。点線内の構成要素は一般に、単一チップ上に集積される。実際、DRAMには、行デコーダおよびカラムデコーダの回路と共に行列形式で配列した多くの記憶コンデンサCが含まれる。配列の記憶素子は、定期的にリフレッシュされなければならず、一般的に行ごとにリフレッシュされる。読取り増幅器および書込み増幅器のみならず、行デコーダおよびカラムデコーダの回路は、一般に、配列の個々の記憶素子と共に、同じ半導体チップ内に集積される。第２図は、Hitachi America，Ltd．から入手できるタイプHM 511000のダイナミックR AMのブロック図であり、そのブロック図には、読み取り増幅器／書込み増幅器11 を通して入出力バス12へ接続される８つの128K記憶装置セル配列10が含まれている。セル配列10の個々の行および列は、行アドレスバッファ16およびカラムアドレスバッファ17を経てアドレスバス15上に含まれるアドレスデータの制御の下で、ならびに行アクセスストローブ信号RASおよび列アクセスストローブ信号CASの制御の下で、行デコーダ13およびカラムデコーダ14によって選択される。読取りおよび書込みは、読取り入力／書込み入力、WEによって制御され、シリアル入出力データは入出力バッファ18においてバッファリングされる。そして再度、第２図の点線内の構成要素が単一チップ上で集積される。 DRAMにおいて記憶されたデータ上で論理演算を実行する必要がある時には、データは、配列の希望する記憶素子から読み取られなければならず、また集積回路チップの外側の論理回路への応用のために、DRAMの単一ビットシリアル出力へ応用されなければならない。論理関数が実行された後に、結果は、配列の希望する記憶素子におけるバッファ方式および記憶のために、DRAMの単一ビット入力に対して応用される。ダイナミックRAMのかかる演算は、例えば、単一論理演算が多くのデータ要素上で実行される単一命令多重データ処理（SIMD）において認められる。かかるSIMD演算は、速度のための費用を交換するために周期的に実行される。周期的な演算を行なっている間に、同じ演算が１つまたはそれ以上のデータセルにおいて実行され、各データセル内において、演算が、連続的に処理される１つまたはそれ以上のデータワード上で同様に実行される。しかしながら、既に述べたように、記憶コンデンサの充電を指示するデータの消失を避けるために、ダイナミックRAMの定期的なリフレッシュが必要とされる。このようなリフレッシュは一般に、データ上で実行される論理演算とインタリーブされ、周期的な論理演算がダイナミックRAMにおいて記憶されたデータ上で実行できる速度を必然的に制限する。発明の開示この発明は、揮発性データの定期的なリフレッシュと共に、記憶した揮発性データ上の周期的論理演算の実行を許容する、ダイナミックRAMのリフレッシュ回路内に論理回路を組み込むことによって、先行技術の障害を回避する。このようにして、リフレッシュされるデータはすべて、リフレッシュ回路において単純論理装置によって処理される。このようなリフレッシュと論理演算の結合は、リフレッシュサイクルの間に論理演算を実行することにより別のリフレッシュサイクルの必要性を排除し、記憶データ上で実行される論理演算の周期的な処理速度を大いに改善する。この発明は、例えばデータ列検索を行なう時に、記憶データすべてがアクセスされ試験されるデータベースまたは連想システムにおいて、特別のアプリケーションを有する。そのようなデータベース検索システムにおいて、データ比較器は、リフレッシュループに挿入され、データのリフレッシュと目標データ検索を同時に実行するため、目標データを、周期的にリフレッシュされるデータと比較するために使用される。発明した記憶回路は、ハードディスクのような他の非揮発性記憶装置のためのバッファとして使用することができ、それにより、記憶データの並行検索が可能となる。図面の簡単な説明この発明の新しい特徴は、クレームにおいて詳細に説明される。発明は、その対象および利点と共に、以下の説明および添付の図により十分に理解される。第１図および第２図は、先行技術のダイナミックRAMの概略図である。第３図は、この発明に基づく、リフレッシュ回路において論理を使用しているダイナミックRAMである。第４図は、この発明に基づく、リフレッシュ回路において検索論理を使用しているダイナミックRAMである。第５図は、この発明に基づく、リフレッシュ回路において論理を使用している１メガビットのダイナミックRAMのブロック図である。第６図は、この発明の別の実施例に基づく、リフレッシュ回路において論理を使用しているダイナミックRAMの別のブロック図である。第７図は、第６図のワードセルの詳細なブロック図である。第８図は、この発明において使用できる連鎖優先回路である。第９図は、この発明において使用できる優先ツリー回路である。第10図は、データバスの中のノード、およびこの発明において使用できる優先ツリーである。第11図は、ディスクバッファとしてアドレス指定可能な動的連想記憶装置を使用している、この発明に基づくシステムのモジュールのブロック図である。第12図は、第11図のモジュールの実施例の例示ブロック図である。第13図は、第12図で示した実施例における、ディスクから記憶装置へのデータの転送のための例示タイムチャートである。第14図は、特定状態におけるシステムのバス接続（bus contacts）を示す例示ブロック図である。第15図は、発明の記憶装置におけるデータ検索に関連する部分を主として含む、第12図の回路の一部を示すブロック図である。第16a図と第16b図は、３つの代替システムを示しており、そのそれぞれには、代替接続機構と共に配置される、第12図の実施例または発明に基づく別のシステムで構成できるいくつかのモジュールが含まれる。第17図は、発明の記憶装置内のある可能な格納構造を示す図である。第18図は、第17図で示した発明の実施例を使用するブール検索を実行するためのプログラムを示す例示フローチャートである。第19図は、第17図で示した発明の実施例を使用する列検索を実行するためのプログラムを示す例示フローチャートである。第20図は、第17図で示した発明の実施例を使用する近接検索を実行するためのプログラムを示す例示フローチャートである。第21図は、発明の記憶装置においてブール算術を実行する効果的な方法を示すサンプルプログラムである。発明を実施する形態第３図は、この発明に基づくリフレッシュ論理を使用する１メガビットの揮発性記憶装置を説明している。この記憶装置は、それぞれのリフレッシュサイクルにおいて次々にすべての2048ビットの行が読み取られる512行の行当り2048ビットの記憶装置として、チップ内に編成される。リフレッシュ行単位の長さは、単位として検索（探索）または出力できる連想記憶装置ワード単位の長さとは異なる。2048ビット行の全体も、その一部も、連想記憶装置の中の単一ワードと考えることができる。例えば、第３図において、もしも８ビットバイトが１メガビットの記憶装置の中の連想記憶装置ワードの長さとして選択されるなら、それぞれが512ワードのメモリアレイ20を持つ256セル19は、ワード当り８ビットを生じる。ここでは、「ワード」は、全体としてユーザーが考慮するデータの単位であり、「行」は、全体として読み取られまたは書き込まれるデータの単位であり、「バイト」は、ワードの中に含まれる行の部分である。この発明において、各セル19には、連続的かつ周期的に読み取られ、リフレッシュされ、記憶装置に書き込まれるデータ上で作動する、比較器21のような論理回路が含まれる。リフレッシュ操作の間、チップの外側または内側の９ビットのカウンタは、記憶装置リフレッシュサイクル当り１アドレスで、512の連続行アドレスを提供する。かくして、記憶装置の各セル19のすべてのワードは、512の記憶装置リフレッシュサイクルにおいて読み取られ、その間に検索される。ある操作モードの場合、各セル19のボトムバイトは、バス22により、単一チップ内の次のセル19のトップバイトに論理的に連結される。別の操作モードでは、各ワードは、512バイトのシーケンスとして、別々に考慮される。点線内の構成要素は、単一半導体材料集積回路チップの中に一緒に集積される。多くのチップは、バス23により、あるチップの中の最後のセルのボトムワードを、隣のチップの次のセルのトップに論理的に連結することによって縦続接続することができる。各セル19の配置は、第４図でより詳細に示される。第４図では、各バイトにおいて記憶されるデータは、例えば、第８ビットであるマークビットと共に各７ビットである、テキストストリームの中のASCII文字である。最初は、マークビットはすべてクリアされ、その後、検索の結果を示すためにセットされクリアされる。各バイトは、８ビット長の読取り増幅器REによって連続して読み取られ、７データビットは、読取り７ビットバイトが被比較数レジスタ24において記憶される７ビット被比較数と比較される場合に、比較器21に応用される。被比較数は、入出力バス12を通して被比較数レジスタにロードされる。読取り増幅器REの出力もまた、入出力バス12を通して送られる入出力バッファ 18からのデータと共に、多重装置25に応用される。多重装置25の出力は、比較器 21の単一ビット（マークビット）出力と共に、８ビットの書込み増幅器WRに応用される。読取り増幅器REはまた、データ出力を可能にするために、トライステートバッファまたはそれと同種のものを通して、既知の方法で、入出力バス12に接続される。従って、この発明により、比較器21および被比較数レジスタ24は、第１図（スイッチS3とS4は多重装置25の機能を示していることに注意）で概略を示したDRAMの先在するリフレッシュ回路に追加される。構成要素はすべて、同じ半導体材料集積回路チップ上に集積される。動作において、バイトを検索し示すために、バイト長の被比較数が同時にすべてのセル19に送信され、個々の被比較数レジスタ24に記憶される。それから、各セル19のメモリアレイ20の中の512バイトのそれぞれが周期的に読取られ、リフレッシュされ、再度書込まれる。各バイトの第８ビットは、被比較数レジスタ24 における被比較数との比較の結果を記憶する。その比較の結果は、被比較数が比較するバイトの隣のおよびその下のメモリアレイ20の中の次のバイトの第８ビットに記憶される。これは、各セル19の中のすべての512バイトについて繰り返される。あるセルの最後のバイトにおける検索の結果は、バス22を通して、隣のセルの最初のバイトの中に効率的に記憶される。もしもすべてのマークビットがクリアされるなら、そして被比較数が、第８ビットとしてビット文字およびゼロを検索するなら、文字の自発的な検索が行なわれる。もしも被比較数が、第８ビットにおいてある文字および「1」を検索するなら、その文字の検索は、メモリアレイ20において記録される前バイトが検索される前被比較数に一致する場合に限り被比較数に一致する。このようにして、文字の列を検索することができ、ある文字はそれぞれの連続するリフレッシュ操作の中にある。このような動作の変動は、一致が認められるまで記憶装置におけるバイトをマークし続けることである。このような変動において、一旦あるバイトの第８ビット（マークビット）がセットされると、バイトはリフレッシュ回路を通して回転し続けるので、その後のすべてのバイトの第８ビットは、次の被比較数（例えば、テキスト文字の最後）のための一致が認められるまでセットされる。このような変動は、一旦目的列内の文字が認められると、文字の目的列の残余をマークするために使用され、目的列の出力または再書込みを容易にする。単一セルからの検索結果の出力は、もしも第８ビットがセットされるなら、単に、入出力バッファ18への文字として読み出すことができるにすぎない。もしも第８ビットがセットされるなら、バイトがリフレッシュ論理を通過するので、バイトは読取り増幅器REによって入出力バッファ18へ渡され、それから第８ビットはクリアされる。多重セルシステムにおいて、もしも２つのセルが各セル内の同じワードでセットされた第８ビットを有するなら、セルに接続される優先回路は、出力の中の１つを除くすべてが入出力バッファ18に送り込むことを妨げ、また第８ビットをクリアすることを妨げる。ただ１つのバイトのみが一度に出力され、残りのバイトは、後のリフレッシュサイクルにおいて出力される。電源が投入された後に、記憶装置を同一バイトで満たす方法が、記憶装置を空にするために使用される。空の記憶装置を文字列で満たすために、検索部を満足する最初のバイトのみが変更されるように、しかし、検索を満足する他のいかなるバイトも変更されないように、基本検索を変更し機構を調和させるために、リップル優先機構を使用できる。単一セル内において、フリップフロップは、セル内のバイトが検索されている時にセットされ、検索の成功が検出された後にクリアされる。バイトは、フリップフロップ出力が「1」である場合に限り、検索の成功に際して変更される。以上の方法により、あるバイトをそれぞれのリフレッシュサイクルにおいて書き込むことができる。多重セルシステムにおいては、リップル優先回路もまた、セル間で使用される。優先回路は、クリアされる前セルにおけるフリップフロップを除いて、すべてのフリップフロップを動作させる。このような優先的な文脈アドレス指定機構は、記憶装置を、それぞれのバイトにおける異なるデータによって満たすために必要とされる。上記の追加検索論理は、先在している記憶装置セル、行デコーダ、読取り増幅器、書込み増幅器および多重装置を使用することによって、但し、カラムデコーダを排除し、比較器および被比較数レジスタを含む検索論理を読取り／書込み回路に挿入することによって、既存のダイナミックRAMにおいて容易に実行することができる。もしも以上のことが、例えばHitachi HM511000（１メガビットのDR AM）において行なわれるなら、記憶装置全体を、約60マイクロ秒（記憶装置全体をリフレッシュするために要する時間）で読み取り、検索し、再書き込みすることができる。このような記憶装置は、第５図で示され、検索論理26の配置を示している。もしもシステムが多くの記憶装置チップを組み込むなら、そして文字列が検索されるなら、記憶装置内のすべてのデータを検索するために要する時間は、依然として検索文字当り60マイクロ秒のままである。内容検索ならびに更新、入力および出力は、既に説明した論理演算であるが、他の論理技術も実行することができる。例えば、当該発明の発明者が著わした「 CASSMの構造的特徴；文脈アドレス指定セグメント順次記憶装置」Proc．5th ISC A，pp 31-38，April 1978において、およびその論文の中で引用されたCASSMシステムに関する関連著作において公表された関係型データベースのようなデータベースの検索および更新のために使用される様々な技術を実行することができる。またその他の変更、追加または削除もまた、発明の範囲を逸脱することなく行なうことができる。例えば、この発明は、一部のみが動的記憶装置である記憶装置に対しても等しく応用することができる。このようにして発明は、潜在するチップ記憶装置のほんの一部を設計し直すことによって（すなわち、カラムデコーダを排除し、比較器および被比較数レジスタをリフレッシュ回路に追加することによって）、動的記憶装置集積回路の連想検索を許容する。以上により、開発費は削減され、製造費の増加もその額はわずかで済み、機械設備の改善を拡大する必要なく既存のDRAM設備を利用できる。発明の利用により、不変ダイナミックRAMの費用増加を最小限度にして、高速動的記憶装置において全体が記憶される大型データベースの連想検索を行なうことができる。第６図と第７図は、この発明の別の実施例を組み込んでいる半導体チップの編成を示している。既に述べたように、この発明を生産するために既存のDRAMの設計を変更する費用が、全チップの設計費を下回るように、メモリアレイをそのままにして、既存のDRAMチップの構造（第１図）をほんの少しだけ変更することが重要である。第６図に関し、リフレッシュ操作において、１つのカラムは、１つのセンス増幅器を使用して、順次リフレッシュされ、１つのビットも同様に順次リフレッシュされる。カラムセル27に記憶される、カラム内のデータは、４組のカラムセルのグループに集められ、それぞれがワードセル28を形成する。32のワードセルは、既存のDRAMサブアレイ29の組内に配置され、チップには８組のDRAMサブアレイ 29が含まれる。従って、１メガビットの記憶装置においては、各カラムセルには 512ビットが含まれる。既に説明したように、リフレッシュ操作において、１つのカラムは、１つのセンス増幅器により、順次リフレッシュされ、１つのビットも同様に順次リフレッシュされる。簡単に言えば、第６図で示したように、それぞれのワードセル28を形成している８つのカラムセル27を、２つの隣接するDRAMサブアレイのそれぞれにおける４つのカラムとして考えることができ、それにより、同時に１バイトを読み取りまたは書き込むために示される４カラム、２行の方形を形成する。もちろん、ワードセル当りのある数のカラムセルを使用することができる。カラムセルのそれぞれを接続するのはデータバス31である。第７図では、第６図で使用したワードセルの詳細なブロック図が示されている。第７図においては、同じように配置された８つのカラムセル27が示されている。便宜上、ここでは、第７図の左上のカラムセル27についてだけ説明する。しかしながら、第７図の他の７つのカラムセルのそれぞれも同じように配置される。各カラムセル27には、各リフレッシュサイクルのためにマスクビットを記憶する記憶コンデンサ33を含むマスクフリップフロップ32が含まれている。また、各カラムセル27には、物理512ビットメモリサブアレイ34および専用センス増幅器36 も含まれている。以上の実施例において、各カラムセルには、４つのトランジスタ比較器30も含まれている。各ワードセルの出力は一般に、ワイヤOR構成（配置）で、入力がセットされている２つのNORゲート38と39およびフリップフロップ3 7のクリア入力を含む二重ランク（マスタ／スレーブ）セット・クリア突合せフリップフロップ37に接続される。フリップフロップ内のコンデンサ41は、二重ランクフリップフロップ37のスレーブである。既に述べたように、リフレッシュサイクルは、１つのセンス増幅器によって１つのカラムの１つのビットをリフレッシュするために要する期間であり、記憶装置内のそれぞれのカラムについて同時に実行される。リフレッシュサイクルは、行アドレスストローブ時間（TRAS）（ここで行アドレスストローブが表明される）とカラムアドレスストローブ時間（TCAS）（ここでカラムアドレスストローブが表明される）とに分割される。TCASはTRASとは異なる。既に述べたように、リフレッシュ操作は、単一カラム内のすべてのビットをリフレッシュするために要する期間である。この発明により、TRASの間に、マスクがデータバス31に送られてマスクフリップフロップ32に記憶され、またTCASの間に、データがデータライン31に送られる。これは直接、従来のDRAMにおける行アドレスおよびカラムアドレスの時間多重化に類似する。リフレッシュ操作において、大型（4096ビット）データ値およびマスク値は、８ビットのデータバス31において時間多重化される。例えば、リフレッシュ操作において、データ値が、1234....の形式の4096の16進ビット値である場合、またマスク値が、5678....の形式の4096の16進ビット値である場合には、リフレッシュ操作における最初のリフレッシュサイクルにおいて、16進数の56 がTRASの間に送られ、16進数の12がTCASの間に送られる。リフレッシュ操作の第２のリフレッシュサイクルにおいて、16進数の78がTRASの間に送られ、16進数の 34がTCASの間に送られる。すべての場合において、５１２組のバイトが、各ワードセル内でリフレッシュされている時にデータを検索または書き込むために使用されるので、順次送られる。書き込み段階において、TCASおよびTRASの間にデータバイトおよびマスクバイトの同じ位置に送られるビットの組は、被比較数の値が「0」の時には「10」であり、被比較数の値が「1」の時には「11」であり、被比較数の値が「don't care」である時には「00」である。しかしながら、比較段階においては、比較器論理を減らすために、TCASおよびTRASの間に送られるビットの組は、被比較数の値が「0」の時には「01」であり、被比較数の値が「1」の時には「10」であり、被比較数の値が「don't care」である時には「00」である。この発明により、第７図の回路がDRAMのリフレッシュ回路に追加される時には、リフレッシュされている時に記憶装置内におけるデータの連想検索を許容する連想記憶装置構造が提供される。特に、１つのリフレッシュ操作のために記憶装置をリフレッシュすることしか行なわないノップ命令は、センス増幅器36によってデータを増幅することによって、また変更することなくデータを記憶装置セル34に書き込むことによって遂行される。いかなるデータも、データバス31を通らない。ワード比較命令の間に、データ値およびマスク値のビットが各カラムのために使用され、各カラムは、１つのリフレッシュ操作の間に、すべての記憶装置チップにおいて、すべてのワードのために検索される。もしも、マスクビットが１である各カラムのために、データビットがワードおよびカラムにおけるビットと同じであるなら、ワードのための突合せビットがセットされる。さらに詳しく述べれば、ワード比較命令の場合、突合せフリップフロップ37は、リフレッシュ操作の初めにおいて「1」にセットされる。各リフレッシュサイクルにおいて、マスクおよびデータが送られ、左のビットが最初にTRASの間に送られ、各ビットセルの中のマスクフリップフロップ32において記憶され、右のビットはTCASの間に送られる。ワードが「0」を有し、最初のビットが「1」である場合には、突合せフリップフロップはクリアされる。ワードが「1」を有し、第２のビットが「1」である場合には、突合せフリップフロップ37がクリアされる。不整合（mismatch）が検出される場合に突合せフリップフロップをクリアするために、比較器30が安定した時に、リフレッシュの終りにおいて、制御信号比較が表明される。あるセル内のデータは、ワード比較命令の間にリフレッシュされる。ワード書込み命令の間に、３入力ANDゲート42が使用される。マスクフリップフロップ32において記憶されたマスクデータ、およびセンスデータは、TCASの間に送られ、セルにおいてデータを再書込みするために使用される。もしも、あるワードセルにおいて、マスクビットおよび突合せビットの双方が高レベルなら、データはセルに再書込みされる。もし再書込みされないなら、セル内のデータはリフレッシュされる。ワード出力命令の間に、高速信号が、TRASの間に、すべてのビットを出力するためにデータバス31に送られる。TCASの間、ワード書込み命令が表明され、センス増幅器36からのデータが、データバス31に応用され、セル内でリフレッシュされる。次の命令の場合、ワードは、（トップからボトムまで）直線的に順序付けられ、優先順位が付けられたものとみなされる（より高位のワードはより高い優先順位を持つものとみなされる）。さらに、この命令のうちの最初の命令は、既に述べたワード構造を利用し、そのワード構造においては、あるワードの中の最も重要なビットが、あるバイトの文字ビットと異なるマークビットである。文字比較命令の間に、突合せフリップフロップ37のマスタは最初にセットされ、ワード比較命令は、マスクビットが「1」である時に、不整合が存在する場合において、突合せフリップフロップ37をクリアするために、すべてのバイトにおいて実行される。それから、突合せフリップフロップのスレーブは、（１つのリフレッシュサイクル時間においてスレーブ突合せフリップフロップ37からの信号を遅らせることによって）特殊（extra）トランジスタ35を使用する次のバイトのマークビット（高位ビット）に書き込まれ、最後に、突合せフリップフロップ 37のマスタが、保管フリップフロップにコピーされる。データは、文字比較段階においてリフレッシュされる。ワード比較アップ命令において、ワード比較命令は、リフレッシュ操作の各リフレッシュサイクルの間に実行される。突合せビットの内容は、リフレッシュ操作の終りにおいて、論理的に１つのビットの上位へ移される。同様に、ワード比較ダウン命令は、リフレッシュ操作の各リフレッシュサイクルの間にワード比較命令を実行し、その後、リフレッシュ操作の終りに、突合せビットの内容が、論理的に１つのビットの下位へ移される。ワード比較事前命令は、リフレッシュ操作の各リフレッシュサイクルの間にワード比較命令を実行し、その後、リフレッシュ操作の終りにおいてセットされる最初の突合せビットから下位の突合せビットをクリアする。ワード出力命令を実行するために、突合せビット集合を持つ先行ワードセルのために、１つのリフレッシュ操作が１つのワードを出力するために使用され、各リフレッシュ操作の終りにおいて、出力されたワードの突合せビットがクリアされる。ワード出力命令は、すべての突合せフリップフロップがクリアされるまで繰り返される。ワード書込み命令を実行するために、突合せビット集合を持つ先行ワードセルのために、各リフレッシュ操作の間に、ワードが書き込まれ、突合せビットがクリアされる。ワード書込み命令は、すべての突合せフリップフロップがクリアされるまで繰り返される。典型的な命令は、記憶装置がノーオペレーションサイクルを実行する期間中における、データライン上の妥当な命令コードの送信によって始まる。既に述べたように、各リフレッシュ操作の間において、512のリフレッシュサイクルが生じ、命令は、それぞれのリフレッシュサイクルの間に実行される。記憶装置は、被比較数データの迅速な供給を要求する。記憶装置へ送られるデータおよび記憶装置から送られるデータは、ビデオRAMによって、または「シャトルメモリ」として知られている技術を使用することによって供給することができ、その場合、スタティックRAMの組は、その組が間違いなく接続されるように、多重装置によって、連想記憶装置および従来のホストコンピュータに接続される。コンピュータが、あるスタティックRAMの中のデータを再書込みする時に、高速カウンタは、あるリフレッシュ操作の間に、連想記憶装置へ、または連想記憶装置から、連続ワードを読み取りまたは書込むために、他方のスタティックRA Mへアドレス指定する。リフレッシュ操作の終りにおいて、組が交換され、連想記憶装置およびコンピュータへ、またそれらから、静的記憶装置を移動させる。多重セル操作を容易にするために、特に比較事前命令、書込み命令および出力命令を実行している間に、優先ラインが必要とされる。優先選択は、第８図で示す通り、ORゲートの連鎖において理解することができる。要求は、「1」をORゲートを通して左方へ移動させ、要求はそこで拒否される。このような優先連鎖は、速度および耐誤り性のための先読みバイナリツリーを使用する優先的な実施例により実行される。第９図は、２レベルのツリーを示している。拒否=「0」がツリーの根（ルート）に投入され、葉ノードの要求および拒否が突合せフリップフロップ37に接続される（第７図）。比較事前命令は、非先行（拒否された）突合せフリップフロップをクリアすることができる。書込み命令および出力命令において使用される効果的な突合せ値は、ただ１つのセル、先行セルにおいて真でなければならない。３出力ANDゲート42は、入力Clにおける非先行セルの突合せを取り消す。データバス31のための優先ネットワークは、第10図において示され、第９図の優先ツリーによって制御される双方向バスドライバのバイナリツリーである。第 10図の優先ツリーの根は、シャトル記憶装置を持つ外部制御装置に接続され、葉はワードセルに接続される。データがセルに送られる時、葉の方へ向かうすべてのバスドライバは可能であり、根の方へ向かうすべてのバスドライバは不能である。データがセルから集められる時には、結果はその逆となる。突合せ値は、データを出力する先行セルを決定する。第10図の優先ツリーはデータバス31をガイドするために使用することができる。第７図の回路をもう１度見てみると、右下の角にあるのは単純誤り検出回路であり、その回路は、ワードセルの中のデータビットのすべてのために１つのパリティビットを使用する。カラムセルデータラインのすべては、排他的論理和ゲート43に接続され入力される。リフレッシュ操作の初めにおいて、二重ランクのフリップフロップP1とP3はゼロに初期設定され、リフレッシュサイクルの初期に、フリップフロップP3は、P3の古い値と共に記憶装置から読み取られるすべての８データビットの排他的論理和によってロードされる。リフレッシュサイクルの後半において、フリップフロップP1は、フリップフロップP1の古い値と共に記憶装置に書込まれるすべての８データビットの排他的論理和によってロードされる。リフレッシュ操作の終りにおいて、フリップフロップP1は、セルの記憶装置内に記憶されていたすべてのデータビットのパリティを含む。フリップフロップP1の出力はフリップフロップP2に記憶される。リフレッシュ操作の終りにおいて、フリップフロップP3は、セルの記憶装置から読み取られていたすべてのデータビットのパリティを含む。フリップフロップP2において計算され記憶されるパリティは、フリップフロップP3において計算され記憶されるパリティと一致しなければならない。もしも、P2における計算済みパリティがP3における記憶済みパリティと異なるなら、データ中にパリティエラーが存在する。エラー信号は、突合せビットがリフレッシュ操作の終りにおいて突合せフリップフロップ37のスレーブの中に記憶される時に、突合せフリップフロップ37のマスタに適用される。誤りセルは、バス中の隣接接続のために使用されるツリーを剪定することによって処理することができる。誤りライン（第９図および第10図）を主張することによって、データバス31は、サブツリー中のエラーを分離するために剪定され、サブツリーの上方のリンクにおける双方のトライステートドライバをオープンにさせ、また優先ツリーは、誤りツリーの上方のノードにおいて剪定され、残ったツリーへの「0」の要求を強制する。この発明による変更された連想DRAMチップの費用は、現在のDRAMの費用と同じである。典型的なDRAMセンス増幅器には６つのトランジスタが付いており、その増幅器のカラムアドレスデコーダには４つのトランジスタが付いている。この発明が要求しているように、カラムアドレスデコーダを除去し、マスクのビット、比較器およびパリティチェック排他的論理和ゲートを追加することによって（約 11のトランジスタと共に実行される）、センス増幅器のサイズはやや大きくなる。この発明により、各ワードセルは、突合せフリップフロップ、パリティチェックフリップフロップおよび約35のトランジスタを必要とする連想論理を有し、各ワードセルのために、優先ツリーのノードが存在し、およそ６つのトランジスタが必要となる。ワードセル内のセンス増幅器の総数についてこのワードセル論理を償却する場合、およそ５つの追加トランジスタがセンス増幅器ごとに必要となる。かくして、この発明により、センス増幅器当り約24のトランジスタが必要となり、それにより、必要となる集積回路チップ領域はほんのわずか増えるにすぎない。さらに、アドレスピンが省略されるので、この発明を具体化するチップは、18ピンパッケージで実装することができる（VDD，VSS，RASおよびCASクロック、ならびにリフレッシュ操作の開始を指示する信号、ならびにデータバス方向、２つのシフトピン、要求−拒否信号および８つのデータラインを制御するための書込み信号）。従って、この発明により、連想DRAMの検索は、メモリアレイと同じ集積回路チップ上のリフレッシュ回路内に集積された回路を使用して行なわれる。それにより、リフレッシュ回路に存在する高帯域幅データ経路の使用とは別に、高度並列論理演算が記憶装置セル配列の中のデータに関して行なわれる。上記回路は、ハードディスクのような非揮発性記憶装置から読み取られるデータの検索を容易にするためのバッファとして、記憶装置内で使用することができる。このようなシステムを使用することによって、並列検索が可能となり、ディスクから読み取られた情報にアクセスし位置付けるために必要となる時間を短縮することができる。以下の説明は特定種類のハードディスクシステムに関するものであるが、発明は、現存するか将来開発されるかを問わず、また中間揮発性記憶装置によってバッファリングされるか否かを問わず、テープ駆動装置、光学記憶装置、他の種類のハードディスク、フロッピーディスク、いわゆる「フラッシュ」メモリまたは他の種類の非揮発性記憶装置を含むいかなる種類の記憶装置に対しても平等に応用される。第11図は、発明の記憶装置のハードディスク具体化を示している。ハードディスク51は、一連のヘッド53a，53b,...53nが、データを、既知の設計において配置されたトラックおよびセクタに記録し、そのトラックおよびセクタからデータを読み取る、一連のディスク面またはプラッタ51a，51b,....51nを含んでいる。下付き文字「n」にはすべての数字を使用できる。あるタイプの高容量ディスク5 1は、Maxtor Corp．が製造した1.5ギガバイトのウィンチェスタハード駆動装置であり、それはn=19の記憶面を持つが、より多いまたはより少ない容量または数のプラッタおよびヘッドを持つ駆動装置でも適切である。切り替え可能なバス61 は、ディスク駆動機構51を、コンピュータ65およびメモリバンク73と75に接続するが、その詳細は以下で説明する。第２の（切り替え可能）バス67は、コンピュータ65を、メモリバンク73と75に接続しているが、それについても以下で説明する。ヘッド53は、第12図で示すように、ハードディスク制御装置回路55a，55b,. ...55nによって制御される。制御装置55aは、単一チップに集積される場合が多い読取り書込み論理およびヘッド位置決め制御を含む、既知の設計のディスク制御装置を包含することができる。制御装置55aは、DMA要求を行なうことができ、指標付けセンサをも含む、ステッパ電動機またはその他のヘッド位置決め装置57を制御することができる。このようにして、標準設計のディスク駆動機構には、プラッタ51、ヘッド53、制御装置55aおよびヘッド電動機57が含まれる。対照的に、発明のシステムには、追加の制御装置55bから55nまでも含まれており、そのそれぞれがヘッド53bから53nまでのあるヘッドと結合し、そのヘッドを制御する。その追加の制御装置は、その結合したヘッドの読取り操作および書込み操作の制御のみを実行できなければならない。標準的な制御装置の位置決めおよびDMA要求機能は、発明のシステムにおいて、専ら制御装置55aによって遂行され、制御装置55bから55nまでは、マスタ制御装置55aの「スレーブ」として行動する。従って、制御装置55bから55nまでは、マスタ制御装置55aの回路すべてを包含する必要はないが、制御装置55のそれぞれのために、大量生産した制御装置を使用することが経済的には好ましく、その場合には、制御装置55bから55nまでによって出力された制御信号は、無効とし、または無視することができる。要するに、発明のディスク部は、追加の制御装置55bから55nまでを含めるために変更された標準的なディスク駆動機構を使用している。これらの制御装置は、この特許において、プラッタ51aから51nまでのすべての集合上に設置された同じトラックおよびセクタを意味する「シリンダ」から、並列的にデータの読取りまたは書込みを行なうという追加機能を果たす。本発明の場合、バイトのような隣接する構成要素がシリンダ内の隣接するプラッタ上に記録されるディスク上に、「縞のある」様式でデータを記憶することが望ましい。例えば、バイト番号１は、あるシリンダのプラッタ１上の最初のアドレスに設置され、バイト２は、同じシリンダのプラッタ２上の同じアドレスに設置され、バイトnは、同じシリンダのプラッタn上の同じアドレスに設置され、バイトn+1は、シリンダのプラッタ１上の次のアドレスに設置される。構成要素は、既に説明したデータの単一バイトの代わりに、単一ビット、いくつかのビットまたはいくつかのバイトを包含することができる。このような「縞のある」データ配列は、発明のシステムの並列機能を十分に利用する。第13図は、ディスク51からデータを引き出すためのタイミング例を示すタイムチャートである。サイクルの初めにおいて、制御装置55aはヘッドの位置を決定し、制御装置55のそれぞれがデータのバイト価値を読取り、それを、サイクル全体のために、一時レジスタ59aから59nまで（第１２図で示す）の中に記憶する。その後、各バイトは、サイクルが終了するまで、その一時レジスタから順次、マルチラインデータバス61に設置される。そして、千鳥読取りを使用するシステムを含む他の配列が考慮される。プロセスは、システムがデータをディスク51に書込むために使用される時に、簡単に転換される。第12図に戻ると、コンピュータ65は、２つのメモリバンクのうちの１つ、すなわち、数字73で示されているバンクAまたは数字75で示されているバンクBに対して、バス61上のデータを向けるためのスイッチ63を制御する。この２つのメモリバンクは、コンピュータ65が１つ目のバンクに問い合わせを行なっている間に、システムが２つ目のバンクをデータで満たすことを許容するために示された具体化において使用される。第12図では２つのバンクが示されているが、発明は、ただ１つのバンクのみを持つ単純化されたバージョンによって、または２つを超える数のバンクを持つより複雑なバージョンによって実行することができる。明示した実施例において、コンピュータ65には、マイクロコントローラ、DMA 制御装置、適切な非揮発性プログラム記憶装置、およびスタティックRAMの数量のような適切な記憶装置が含まれている。これらの構成要素は、Motorola 68340 を含んでいるMotorolaが販売する「ビジネスカードコンピュータ」のようないくつかの装置（但し、他の装置または装置の組み合わせでもよい）において集積される。コンピュータ65は、メモリバンクAに導くデータバス67aとメモリバンクBに導くデータバス67bとの間の接点を交替する。配列は第14図において示してあり、第14図において、システムは特別状態で示されている。第14図において、ディスク51は、バス61bを通ってバンクB75を満たしている。一方、コンピュータ65は、バス67aを通ってバンクA73に問い合わせをする。バス制御は、第12図において小さな三角形で示した多くのトライステートバスドライバの状態を変更することによって行なわれる。次に列挙する特定部は適切である。すなわち、244単方向トライステートバスドライバ、245双方向トライステートバスドライバ、およびトライステート出力を持つ373ラッチまたはレジスタ。あるメモリバンクがその容量に達した時に、コンピュータ65は、充填バンクと連絡を取るためにバス67を切り替え、制御装置55aを他のバンクに接続するためにスイッチ63を動かし、データが他のバンクを満たし始めることができるようにバス61を切り替える。第15図は、第12図の回路の一部の再現であり、メモリバンク73と75のうちの一方だけと、その関連バス、すなわち、一定時にコンピュータ65と接続するバンクおよびバスを分離して示している。第15図で示した例は、データバス67aに沿ってバンク73と接続しているコンピュータ65を示している。他のメモリバンクおよびバス、ならびにディスク要素およびそれをロードするバス61は、第15図の単純化バージョンでは省略してある。バンク73と75のそれぞれは、既に第３図から第10図までに関連して詳細に説明してある１つまたはそれ以上の動的連想記憶装置（「DAAM」）、またはデータが記憶装置において突合せのために検索される別の形式の連想記憶装置を含んでいる。第12図と第15図は、バンク当り４つのDAAMを示しており、第15図では、数字の 69と71aから71cで示されている。第15図の具体例において、ツリートポロジは先読み優先回路を実行するためにDAAMを接続し、DAAM69は、根として機能し、ツリーの１枚の葉として行動し、DAAM71は他の葉として行動する。ツリー構造は、既に第７図から第10図までの説明に関連して述べている、DAAMチップの内部で使用されるツリー構造と同じ目的および利益を有している。また、第12図と第15図の優先回路は、第７図から第10図までで示したチップ内の同様の回路と同じ機能を果たしている。第12図と第15図におけるDAAM69と71は、ディスク51とDAAM69のアクセス率、およびプラッタ51aから51nまでの数を考慮しつつ、単一DAAMと交換することができる。特に、69の数字で示したような１つのDAAMチップは、制御装置55に対するDA AMチップ69の帯域幅の比率の整数部分に等しい数の制御装置からデータを受け取ることができる。例えば、基底としてHitachiチップを使用するように設計されている、第２図に関連して既に述べている１メガビットのDAAMのサイクル時間は、８ビットバスの全域で約120ナノ秒であり、それにより帯域幅は8.3メガバイトとなる。既に説明してあるMaxtorハードディスク上の制御装置は、約2.0メガバイト／秒の率でデータを読み取ることができる。従って、上記で確認した種類のそれぞれのDAAMチップは、その種類のディスク駆動機構において使用される種類の、多くて４つの制御装置によって送り込むことができる。従って、19プラッタのMaxtor駆動装置は、少なくとも５つのDAAMチップを必要とした。しかしながら、2.3倍の速さで操作し、16ビットバスを使用するDAAMチップは、バンク内の第２のDAAMを必要とすることなく、Maxtor駆動装置上の19のプラッタのすべてによって送り込むことができた。しかしながら、DAAMチップの数を減らすことについては２つ目の制約がある。そしてその制約は、十分な記憶容量を持つことによってシステムの減速を回避したいという要求から来ている。ディスクから直ちにシリンダすべてを読み取ることは最も効率的であるが、そうするためには、バンクが十分な記憶容量を含んでいる必要がある。たとえ、DAAMを満たすために利用できる十分な帯域幅が存在していたとしても、DAAMが十分な容量を含んでいない限り、システム設計者は、各段階においてバンクの中のシリンダの部分のみを読み取ることによって読み取り操作を減速するというよりも、各バンクに対して特別のDAAMを追加することの方を希望するように思われる。例えば、上記のMaxtor駆動装置のための好ましいシステム設計は、駆動装置のシリンダのそれぞれに約７メガビットを記憶するための各バンク内の十分なDAAM、または１メガビットのDAAMを８単位を必要とする。もしも、それらのDAAMが、Hitachiチップを使用している上記のDAAMと同じ速さでしか操作しないとするなら、システムの帯域幅は制約される。好ましいシステム設計は、容量も帯域も制約することはなく、またDAAMまたは関連回路を交換することなく、幾分速い出力速度または幾分大型のシリンダを持つように、ユーザーがディスク駆動機構を更新できるようにしている。もしも、多くのDAAMチップが各バンクで使用されるなら、ディスク51上のデータは、ディスクチャネルにおいて千鳥様式で配列することができ、その場合、各ディスクチャネルは、１つのDAAMチップとして、また各ディスクチャネルが接続される制御装置として、またその制御装置によって制御されるプラッタとして確定される。そのような代替配列において、データは、第１バイトを所定のシリンダのプラッタ１上の所定の位置に置き、また第２バイトを第１バイトと同じシリンダのプラッタ５上の第１バイトと同じ位置に置くというようにして配列され、その場合、システムは、55aから55bまでのような４つの制御装置を制御する１つのDAAMチップ69または71と共に配列された。発明のシステムは、多くのモジュールのうちの１つを構成することができ、そのモジュールのそれぞれは、発明のシステムに従って、第12図またはその他において示したモジュールの１つを含むことができる。第16a図と第16b図は、そのようなモジュラー配列のいくつかの例を示している。システム81では、１つまたはそれ以上のDAAMを含んでいる多くのバンクが並列に配列されている。第16a図のシステム83では、ディスクが第３バンクを満たしている間に、２つのコンピュータが、記憶装置の１つのバンクに問い合わせをする。マイクロコントローラの中の任意の１つであるマイクロコントローラ「C」もまたディスク制御装置として行動する。いずれのマイクロコントローラも、ディスクを制御するために動的に配置することができるが、第16a図は、説明を簡単にするために、ただ１つの可能な接続のみを示している。しかし、ディスクアクセス制約に従えば、コンピュータ記憶装置の組を追加することができる。第16b図のシステム85では、多くのコンピュータ、メモリバンクおよびディスクは、第12図のバス61と67を実行するために、１つまたはそれ以上のクロスバー交換機のような多段階相互接続ネットワークを使用する。相互接続ネットワークは、ディスクまたはコンピュータがメモリバンクにアクセスできるように構成することができる。いずれのマイクロコントローラも、クロスバー61にクロスバー67を接続しているバスを通して通信することによってディスクを制御することができる。システム85もまた、多段階相互接続ネットワークが階層システムで配列される構成を含むことができる。発明のシステムは、標準的なディスクデータおよびハウスキーピング操作を実行することができる。データは、第12図と第13図に関連して既に説明しているディスク読取り操作の反転を使用して、DAAM69または71にデータが設置されている間にコンピュータ65によって変更することができ、またコマンドによりディスク 51に書き込むことができる。新データは、DAAM69または71の「ボトム」にある空きスペースに追加することができ、シリンダ上の空きスペースにあるディスク51 に書き込むことができる。削除のためにタグを付けられたデータは、空き時間に、ディスク上のすべてのデータを順次読み取って再書き込みすることによって削除することができる。データが読み取られる時に、不要項目は、タグが付いている項目がディスクから読み取られる時にDAAMに対してノーオペレーションコマンドを出すことによって、記憶装置に配置されるのを妨げられる。次に、DAAMの内容はディスク上に書き込まれ、削除のためにタグが付けられていないデータのみによって古いデータを重ね書きし、それにより、データを圧縮し、不要情報を削除する。発明の記憶装置は、特に、必ずしも第12図または第16図で示したディスクベースの実施例に関連する必要はないが、全文検索操作のために容易に使用することができる。そのような使用に際しては、記憶装置の並列検索能力を利用する様式でデータを配列することが望ましい。他のシステムでも可能であるが、第17図は、発明の記憶装置内のサンプルデータの配列例を示している。インスタンスとしてのシステムにおいて、記憶装置の各ワードは一連のアトムに分割され、そのアトムのそれぞれには、英語のワードのような１つのデータワードと関連データが含まれている。説明を簡単にし、用語の混乱を避けるために、第17図の説明に関しては、既に述べてはいるが、記憶装置のそれぞれの行が１つの論理連想記憶装置「ワード」を記憶するものと仮定する。しかしながら、その仮定は必ずしも必要なわけではない。それぞれの行の中のアトムの数は、データが行全体を満たさないように予め決められセットされ、従って、それぞれの行の最後において「スクラッチ」位置として役立つように、それぞれの行の中にいくつかの追加記憶装置を取って置く。第３図の例は、ワード当り３つのアトムを示しているが、より広いワードにおいてより多くのアトムを使用することは可能であるし、また望ましいことでもある。各アトムは、あるフィールドにおいてあるデータワードを記憶するためのある一定数のビットを含み、また別のフィールドにおいてデータワードに関連するデータを記憶するための別の一定数のビットを含んでいる。第17図で示した例において、関連データには、文書中のワードの位置のみが含まれるが、その他のデータも記憶することができ、そのいくつかの例については以下で説明する。第17図で示すコーディングシステムにおいて、記憶装置は、文書において使用される英語のワードのすべてを含む表からコードが決定される、アトムの最初のフィールドにおいてデータワードを表現する唯一のコードを配置することによってロードされる。表は、新しいワードに出会う時に、類似のワードおよび追加ワードを追加して予め記入しておくことができる。ASCIIコードのような文字コードではなく、バイナリコードワードが記憶装置において記憶されるが、第17図の記憶マップは、表示が楽なために文字を使用している。それぞれのデータワードに出会う時に、装置は、「a」や「the」のような一般的な「ストップ」ワードのロードを避ける。しかしながら、カウンタは、ストップワードを含むすべてのワードのために増やされる。それぞれのロードされたデータワードのために、カウンタの内容は、ロードされたデータワードのすぐ後に、アトムのフィールドの中に配置される。位置カウンタは、それぞれの行の初めにおいてゼロにされ、それぞれの行の終りにおいて、予め決められたスクラッチデータフィールドにコピーされる。第17図では、スクラッチデータの開始を指示する二重ラインの右のスクラッチフィールド内の２番目のカラムは、行の中のデータワードの数字のために残しておく。従って、各アトムには、データワードと、データ内のワードの位置インジケータの双方が含まれる。計算はそれぞれの行において再び開始されるので、位置インジケータは、行の始まりに関するデータワードの位置を明示する。スクラッチフィールドには、行の中のワードの数字すべてが含まれている。そして、ストップワードの削除により、位置インジケータおよびカウンタが、行の中のアトム数字である記憶装置の位置とは異なることも注目に値する。さらに、もしも、記憶された最後のデータワードの後に「ストップワード」が存在するなら、ワードの数字すべてを含んでいるスクラッチフィールドは、データワードを記憶している最後のアトムの中の位置インジケータと異なり得る。例えば、第17図の第２列において、最後のデータワード「song」は４の位置にあるが、ストップワード「a 」はその後ろにあり、その結果、行カウンタは５にセットされている。第17図の例において、データワードは、行の終りに到達する時、または文書の終りに到達する時、またはデータワードコードの１つが反復される時のうちで一番最初に到来する時まで（そしてその時に装置は次の行の充填を開始する）、ある行のアトムにロードされる。第17図の実施例は、以下で示すように、検索の際に有益な、あるデータワードの１つを超える数の出現をある行が含むことを妨げる。「文書」は、ユーザーが望むように定義することができる。例えば、あるシステムにおいて、新しい文書は、それぞれの英語の文の最初において開始することができ、その方法は第17図で示される。そして他の実施例においては、長さが定まっているか長さを変えることができるかを問わず、新聞記事、メモ、書簡、ページまたはその他の単位などのような実際のテキストブロックとして文書を考えることが望まれるかもしれない。第17図の実施例において、スクラッチデータのカラムは、二重線の右の最初のカラムとして第17図において示されている、文書の先頭を指示するフラグ（新しい文書を開始するすべての行のためのゼロを含む）のために取っておく。発明には、連想記憶装置データワードをリフレッシュ操作の間の被比較数と比較するための、既に説明した回路（ある行におけるすべてのデータの並列検索を許容する）が含まれている。その回路は、ある行におけるアトムの内容の一部を突き合わせるために使用することができる。関連命令がデータワードを突き合わせるために検索し、もし一致が認められるなら、ビットのオフセット番号を設置したデータを特定位置に転送する。そのような比較命令および転送命令は、ある行におけるデータワードを設置することによる検索を極めて容易にし、もしそれが認められるなら、行の開始に関連する、文書の中のデータワードの位置を、スクラッチ内の特定位置に転送する。第18図から第20図までは、データベース操作および全文検索に共通する問題のいくつかの例を示しており、発明がそのような問題をどのようにしてより容易により速く解決できるかを示している。第18図は、第17図で説明した発明の実施例を使用してブール検索を実行するサンプルプログラムを示すフローチャートである。問題は、あらかじめ決められた論理関係において、一連の用語（tl...tn）が文書において位置付けられるかどうかを決定することである。その論理関係は、複雑ではあるが、ブール論理の組み合わせを引き起こすかもしれない。例えば、「computer」という用語ではなく、「song」または「music」および「mathematics」という用語を含むすべての文書（文であるかメモであるかは問わない）を要求することによって、音楽と数学の間の関係を議論しているがコンピュータ音楽は扱っていないすべての文書を発見するためにデータベースに問い合わせすることを希望するかもしれない。最初に、データが文書の境界線を横断してけた送りされるのを防ぐために使用される、クオリファイビットとして知られている、それぞれの行と結合している単一フリップフロップに対して、文書フラグの先頭が転送される。そして次に、比較命令が、最初の検索用語（「song」）がそれぞれの行に存在するかどうかを決定するために使用される。用語が位置付けられているそれぞれの行は、突合せビット「M」として知られている、それぞれの行に隣接して位置付けられる別のフリップフロップをセットすることによって印を付けられる。次に、Qビットが文書の先頭を指示するためにセットされた行を除いて、すべての行のためのMビットがけた送りされ、論理「和」機能を持つ隣接するMビットと結合される。けた送りと結合のプロセスは、文書の中の行の可能な最大数を超えるために十分な回数だけ繰り返され、その後、各文書の最後の行のMビットは、用語が発見されたかどうかの指示を包含する。最後の行のMビットは、スクラッチフィールド内の最初のスクラッチビットへ転送される。Mビットはクリアされ、プロセスは各検索用語のために繰り返され、その結果、追加スクラッチビットがセットされる。次に、Mビットが再度クリアされ、文書先頭ビットを含むスクラッチビットは、用語のすべてが指定通りに存在するか否かを決定するために、マスクによって検索される。複雑なブール検索の場合、検索を各部分に分類する必要があり、各部分の結果は単一スクラッチビットに記憶され、最終比較は、いくつかの部分のそれぞれによってセットされるスクラッチビット上で行なわれる。そのプロセスは長いが、使用するスクラッチビットは少なくて済む。ブール比較は、単純なブール積の合計として表現できるので、システムは、いかに複雑であっても、ブール式に一般化される。第19図は、第17図で示した発明の実施例を使用して列検索を実行するサンプルプログラムを示すフローチャートである。列検索は、ユーザーが一連の連続する検索用語を位置付けることを希望するデータベース照会を表わしている。列検索に適応させるために、データワードや位置インジケータであるマークビットを表わすコードを除いて、各アトムを包含させるために、記憶装置を構成することが有益である。従って、このようなマークビットは、それぞれの行とだけでなく、それぞれのデータワードと結合する。プログラムは、上記の方法および指示に従って、各アトムを検索し、データワードが最初の検索用語を突き合わせる各アトムと結合するマークビットをセットする。次に、プログラムは、データワードが２番目の検索用語を突き合わせる、および前アトムのためのマークビットがセットされた、すべてのインスタンスのために検索する。その検索は、装置がビットの順番を突き合わせる能力を有しているために、ビットがデータワードまたは関連データを表わすかどうかを考慮することなく、単一命令によって行なうことができる。検索の結果とは無関係に、前アトムのマークビットがクリアされるが、２番目の検索が一致を生じるインスタンスすべては、２番目の検索用語が発見されたアトムのためにマークビットをセットすることによって印が付けられる。最後に、プログラムは、３番目の検索用語および残りのすべての検索用語のために、２番目の検索において説明したプロセスを繰り返し、その結果、検索列が位置付けられる各インスタンスの最終データワードのためにのみ、マークビットがセットされる。第20図は、第17図で示した発明の実施例を使用して近接検索を実行するサンプルプログラムを示すフローチャートである。近接検索においては、文書内のお互いから一定距離内に検索用語が位置付けられるすべての文書を位置付けるためのデータベースに問い合わせることが望ましい。インスタンスにおいて、第17図のスクラッチデータフィールドは、検索用語「 good」が検索用語「song」という２つの英語の単語の間に位置付けられるすべてのインスタンスを確認しようとするインスタンス近接検索の間に第20図のプログラムが第17図の中のデータに関して操作する事例から生じる数字によって満たされる。最初に、プログラムは、最初の検索用語（ここでは「good」）に対する突合せのために記憶装置の行を検索し、第17図のスクラッチデータの中の第３カラムとして示した、スクラッチフィールドにおいて突合せと結合した位置インジケータを設置する。もしも、いかなる一致も認められないなら、第17図の５番目のスクラッチカラムにおいて示した、５ビットのスクラッチフィールドの最初がセットされる。プロセスは、２番目の検索用語（ここでは「song」）のために繰り返され、その結果は、第17図において４番目のスクラッチカラムとして示した別のスクラッチフィールドにおいて配置される。もしも、いかなる一致も認められないなら、５つのスクラッチビットの２番目がセットされる。次に、２つのアドレスを、インスタンスにおいて２つのワードである限界と比較する数学的処理を行なうために、限界サブプロシージャーが起動される。２つの数が引き算され、その差が限界と比較され、もしもその差が限界より大きいなら、５つのスクラッチビットの３番目がセットされる。次に、２つの用語は検索を受ける資格を持つことができる（検索のいかんに係わらず、１つの用語は文書において最初の用語のように思われる）ので、その差が限界の負数と比較され、もしもその差が限界の負数より小さいなら、５つのスクラッチビットの４番目がセットされる。最後に、もしも４つすべてのスクラッチビットがセットされないなら、５番目のビットがセットされ、近接検索が達成された行、すなわち第17図の行２と５を指示する。２つの用語が行の境界線を横切る望ましい近接内にある事例をチェックすることが望ましく、第20図におけるプログラムはその機能をも達成する。第17図における最初のスクラッチカラムにおけるゼロによって指示される、文書の先頭の行以外のすべての行のために、次の操作が実行される。すなわち、上方の行（col. 2）からのデータワードの数は、最初の検索用語（col.3）の位置に追加され、２番目の検索用語（col.4）の位置は、上方の行からけた送りされる。説明を簡単にするために、第17図において、プログラムはおそらくカラム３と４を再び使用するだろうが、その操作の結果は、データのカラム６と７において示される。その後、上記の限界試験サブルーチンが繰り返され、結果は、第17図の最後のカラムにおいて示される５つのスクラッチビットにおいて示される（但し、実際のプログラムはカラム５を再び使用する）。このようにして、検索は、用語が望ましい近接内にある行を確認するが、用語の１つは、前の行の終りまたはその近くにある。第17図において、インスタンスは行３のために示され、行２の終りにある「song 」は、行３の初めにある「good」から２つ目の単語である。最後に、第20図のフローチャートは、前の行の中の最初の検索用語から望ましい近接内にある２番目の検索用語を文書の行が含んでいる例を位置付けようとするために、データがけた送りされる第３ルーチンを含んでいる。より複雑なプログラムは、いずれの方向にでも、１つの行を上回るデータをけた送りすることができ、近接問い合わせがより大きな分離距離を使用することを認めている。プログラムは、最悪の事例において必要となるけた送りの数を決定するために、ライン当りのアトム数の知識を使用でき、けた送り操作の数を正確に実行できた。近接検索は、同じデータワードが１つの行に２度現われるのを防ぐ上記配置規則から利益を得ている。その規則は、いかなる曖昧さも回避し、プログラムが、ただ１つの操作によりある行における２つの単語間の距離を計算することを許容する。より複雑な近接検索は、複数の検索用語を包含することができ、その場合、プログラムは、それぞれの組の用語において別々に操作しなければならない。従って、近接検索の複雑性は、用語の数の組み合わせのように増大する。しかしながら、発明のシステムは、データ内の検索用語をより効率的に発見することによって、またアドレスを迅速に記憶装置に転送することによって、より効率的な近接検索を可能にし、それにより、たとえ分離距離の計算および調査に必要な数学の速度が改善されないとしても、検索時間をかなり削減することができる。先行近接検索システムは、位置付けられた用語が近接要件を満たしていることを証明するためというよりもむしろ、検索用語を位置付けることに、検索時間のほとんどを費やした。選択できる基準を、行の中の、データが満たされていない確定した記憶装置位置に一致させるデータをけた送りすることのできる発明の能力により、望ましい結果の一様な行ごとの計算を可能にする。発明のシステムは、近接検索、列検索およびブール検索の組み合わせを処理することができる。例えば、ある人は、「hostage」という３つの単語の間にあるが、（c）1988年以後または1984年以前の日付の付いていない（a）「George Bus h」と（b）「arms」を含んでいるすべての文書を探したいと思うかもしれない。第20図に関連して示されたシステムは、重み係数がデータのある確定した特性に割り当てられる「内部積」を実行するために調整することができる。例えば、各アトムは、データワードの頻度もしくは重要性またはタイプ（例えば、動詞であるか名詞であるかなど）のようなデータワードの特性を表現することを予定した、「重みコード」を含むフィールドを包含するかもしれない。そして、上記検索のいずれかが実行されるが、「ヒット」は、１つまたはそれ以上の検索用語の重みコードの数学的関数によって重みを付けられる。例えば、文書の中に少なくとも１度単語Dを位置付けることにより２ポイントが生じる一方、単語Bの近くに単語Aを位置付けることにより毎回３ポイントが生じる。それから、検索は、選択したポイント数（例えば10ポイント）を超える得点を得たすべての文書、または最高得点数の選択した数に一致する得点を得たすべての文書（「最も関連した」文書）の検索を要求するかもしれない。動的記憶装置の行に沿ってというよりもむしろ、データベースアプリケーションにおいて類似データのグループかを引き起こすかもしれない動的記憶装置のカラムに沿って、長い連想記憶装置ワードを記憶することは有益である。カラム方向の編成がオペランドのために８つのピンのみを必要とする一方、行方向の記憶は、直進ではあるが、データ（そして多分マスク）オペランドのために、連想記憶装置ワードの中にあるビットと同じ数のピンを必要とする。さらに重要なことは、２つの記憶システムは、連想記憶装置が「走査」される方法において異なっていることである。同時にただ１つのデータ行のみが、行方向の編成の中のリフレッシュ増幅器に読み取られるが、検索されなければならないそれぞれの行は、次々と読み取られなければならない。すべての行を読み取ることを回避するためには、検索する必要のある行のみを読み取るための「ページ管理」スケジューラが必要となる。一方、カラム方向の編成は、連想規則装置ワードカラムの読取りまたは書込みを許可し、他の連想記憶装置ワードカラムが選択的にスキップされるのを許可し、それにより、システムは、データ上でより効率的に比較器論理を使用することができる。カラム内の各アトムは、検索用語がピンに入力される時にリフレッシュ増幅器の中にある。もし、検索命令が他のカラムを引用する必要がないなら、それらのカラムは、スキップされ、リフレッシュ増幅器の中に読み取られない。（もちろん、それらのカラムは定期的にリフレッシュされなければならない。）検索命令は、もしも各カラムが同じ幅であるなら、３の係数によってスピードアップすることができる。上記のワード編成は特に、データの共通パターンを持つデータベースにおいて効果的である。例えば、電話加入者名簿データベースにおいて、最初のカラムにはすべてのラストネームが含まれ、２番目のカラムにはファーストネームが含まれ、３番目のカラムには住所が含まれ、４番目のカラムには電話番号が含まれる。従って、連想規則装置の最初のワードにはすべてのラストネームが含まれるが、各人は記憶装置の単一の行の中に留まっている。そのような種類のカラム方向の編成は、「don't care」突き合わせのみが存在する、検索用語に関係しない検索カラムを記憶装置は回避することができるので、より効率的である。例えば、「Smith」に関する100行のデータベースの検索は、４つのすべてのカラムではなく、また行に関する編成において要求される100の検索でもなく、１つのワードにおける操作のみを要求する。比較器ハードウエアは、検索されなければならないデータを検索するためにのみ使用され、すべて「don't care」を有するカラムを検索するためには浪費されない。スキップされるべきカラムは、どの命令オペランドのカラムが「don't care」のみを有するかを知ることによって直接決定することができる。 DAAM命令は通常、連続して（例えば左から右へ）、動的記憶装置チップの行であるが、ある確定カラム数で走査を開始し、確定数のカラムのために走査を継続する、連想記憶装置のカラムを走査する。ある命令は以上の方法で走査し、その後、カラムの別の収集を連続的に走査するために、その別の収集に飛ぶ。すべてのカラムを走査することは可能であり、記憶装置のすべてをリフレッシュするために定期的にその走査を行なう必要がある。典型的な命令は、実際に検索され、出力され、または書込まれる記憶装置の部分のみをリフレッシュする。上記ルーチンには、特に連想記憶装置ワード内において、一定の算術演算またはブール論理演算が含まれる。例えば、第17図と第20図に関連して既に説明した近接検索は、位置付けされた検索用語間の距離を決定するために引き算を要求する。特にDRAMに基づいた DAAMにおいて、算術演算の以下のシステムを実行することは有利である。より速い算術演算を実行するために、優先回路は次の命令を使用することができる。最初に、比較（「C」）命令は、データdを、並列的に、そしてビットに関する様式で、連想記憶装置内のすべてのワードと比較する。値mは、条件付き比較のためのマスク値を表わしている。mがセットされない（マスクされない）各ビットのために、dの対応ビット位置が、各連想記憶装置ワードの対応ビット位置と比較される。もしも比較が正確であるなら、各連想記憶装置ワードのための突合せフリップフロップはセットされ、正確でないなら、突合せフリップフロップはクリアされる。データdとマスクmは、最大でワードの大きさまでのビットの長さを持つことができるが、双方の長さは同じでなければならない。比較は、連想記憶装置ワードの左から開始し、d（およびm）が使い尽くされるまで右へ移動する。この命令の代替形式（データとマスクの双方を持つすべての命令）は、d とmの組み合わせであるただ１つの演算コードを表現することである。この形式において、マスクがセットされる（マスクされる、従って、don't cares）時にはいつでも、演算コードは「x」または「?」を示す。例えば、もしも、d=100101 10、そしてm=11000011であるなら、組み合わされた演算コードは10xxxx10となる。第２に、多重書込み（「MW」）命令は、突合せフリップフロップがセットされるすべての連想記憶装置ワードにdの値を書き込む。そしてここでも、mは、条件付きのビット書込みを許容するマスク値である。（用語dとmは比較命令の場合と同じように定義される。dとmの値もまた、上記で定義したように単一演算コードへ消失する。）第３に、比較排他（「CNA」）命令は、比較命令のための定義通りに機能するが、次のような差異がある。すなわち、突合せフリップフロップは、（a）比較が成功し、（b）突合せフリップフロップの値がCNA命令の実行以前にゼロであった場合に限りセットされる。論理用語において、突合せフリップフロップ=比較排他の古い突合せフリップフロップの成功（排他が逆を意味する場合）。ここでも、すべての命令のように、CNAは、並列的に、各連想記憶装置ワードのために実行される。第４に、比較論理和（「CO」）命令は、事前にセットされる場合、または比較が成功する場合に突合せフリップフロップがセットされる場合を除いて、比較命令のための定義通りに機能する。換言すれば、突合せフリップフロップがCO命令の実行以前にセットされたことを条件として、もしも突合せが失敗するなら、突合せフリップフロップはクリアされない。またもしも、比較が失敗し、突合せフリップフロップがセットされなかったなら、突合せフリップフロップはクリアされたままである。装置は、通常の２進算術演算よりも効率的であるが伝統的ではない方法で、近接問い合わせまたは内部積問い合わせのような検索によって得た数字について、追加、比較、ならびに乗算および除算のためのけた送りのような算術演算を実行する。典型的なDRAMは、センス増幅器におけるビット配列記憶装置（既に議論した実施例における連想記憶装置のカラム）からのすべての行をシステムが読み取ることのできる「ページモード」読取り操作を有している。そのような機能を使用することにより、ビット配列各記憶装置読取り操作から同じデータを出力し、そのデータを検索または変更し、その後、そのデータをビット配列記憶装置へ再書込みするよりもむしろ、データがセンス増幅器の中にある間に、データを検索し再書込みすることにより、約４の係数だけ、算術演算をスピードアップすることができる。しかしながら、センス増幅器の中のデータを効率的に検索し変更するためには、連想記憶ワードは、そのワードに結合したセンス増幅器において同時に利用できる、検索または変更されるすべてのビットを持たなければならない。従って、連想記憶装置ワードのバイト幅のカラムが８つのセンス増幅器の中にあるように、データを配列することが望ましい。８つの増幅器は例示目的で使用されるが、少なくとも２つの増幅器が使用される限り、それぞれの行において増幅器を使用することができる。ここで、２つの９ビットの数、a8，a7，a6，a5，a4，a3，a2，a1，a0とb8，b7 ，b6，b5，b4，b3，b2，b1，b0として確認される２つの数を加算する場合を考えてみる。そしてその場合、例えばa3は、番号aの３番目の最下位ビットである。スクラッチ記憶装置の右端のバイトにおいて、データは、順番に、けた上げビット（c）、未使用ビット、a2，a1，a0、そしてb2，b1，b0の順序になるように配列される。スクラッチ記憶装置の右端から２番目のバイトにおいては、ビットは、別のけた上げビット、未使用ビット、a5，a4，a3、そしてb5，b4，b3の順序である。またスクラッチ記憶装置の右端から３番目のバイトにおいては、ビットは、ビットa7のb7への追加の間に使用されるけた上げである別のけた上げビット（「中間けた上げ」と呼ばれる）であり、２の補数オーバーフロー、a8，a7，a6，およびb8，b7，b6を指示するために使用される。最下位ビットa0はb0に加えられ、その結果は、最下位ビットおよび最上位ビットの特別処理を示している第21図のプログラムにおける一連の操作に従って、けた上げｃおよびb0に投入される。データのこのような編成の重要性は、データが、センス増幅器の中のビット配列の行から読み取られ、操作され、ビット配列の行に書き込まれる場合に、既に示した４つの命令が、ある命令を実行するのに要する時間内に実行できるということにある。真理値表により確定できる操作は、操作C．CO，CNAおよびMWを使用して実行することができる。真理値表の行において、結果（番号b）または状態（けた上げc ）の変更が１組の命令に符号化される。C命令は、入力パターンを確認するために使用され、MW命令は、変更パターンを書き込むために使用される。もしもパターンが同じ変更を要求するなら、プログラムの効率性を向上させるために、２つの命令C MWとC MWは、命令順番C CO MWと交換することができる。熟練技術者は、発明の多くの代替形式および具体化は、発明の精神および範囲から逸脱することなく考案することができることを理解している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者リポヴスキー，ジージャックアメリカ合衆国テキサス 78712 オースティンデパートメントオブエレクトリカルアンドコンピューターエンジニアリングユニバーシティーオブテキサスアットオースティン（番地なし)

Claims

【特許請求の範囲】１．（a）電子形式でデータを記憶するための装置と、（b）予め決められた多重ビット検索可能ワード記憶位置において複数の多重ビットワードを記憶するための記憶装置に電子的に結合している記憶装置と、（c）記憶装置において記憶されたデータを記憶装置に転送するための装置と、（d）転送データの選択された部分集合のための、転送データを含む記憶装置を検索するための記憶装置に電子的に結合し制御する制御装置とを包含するデータ記憶装置および検索装置。２．前記データ記憶装置が少なくとも１つの磁気記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。３．前記データ記憶装置が少なくとも１つの光学記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。４．前記データ記憶装置が少なくとも１つの多重プラッタ記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。５．前記データ記憶装置が少なくとも１つのソリッドステート記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。６．前記データ記憶装置が少なくとも１つの磁気テープ記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。７．前記データ記憶装置が少なくとも１つのフラッシュメモリを含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。８．前記データ記憶装置が、前記多重プラッタ記憶装置の各プラッタと結合している少なくとも１つの読取りヘッドを含んでいることを特徴とする請求項４記載のデータ記憶装置および検索装置。９．前記記憶装置が集積回路上に少なくとも１つの連想記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。 10．前記記憶装置が集積回路上に少なくとも１つの連想記憶装置を含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。 11．前記データ転送装置が切り替え可能なデータバスを含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。 12．データが選択された部分集合を位置付けるための記憶装置を制御するために、処理装置回路のための少なくとも１つの命令の順序を含んでいる、総合処理装置回路およびプログラム記憶装置を、少なくとも含んでいることを特徴とする請求項１記載のデータ記憶装置および検索装置。 13．前記命令の順序が、被比較数を生み出すための手段を含んでいることを特徴とする請求項12記載のデータ記憶装置および検索装置。 14．前記記憶装置が、被比較数とデータとの間の突合せを含む記憶装置の位置を指示するための装置を含んでいることを特徴とする請求項13記載の装置。 15．前記記憶装置が、記憶装置のそれぞれの位置において定期的にデータをリフレッシュするための単一半導体チップ上に集積されたリフレッシュ装置を含んでおり、また、当該リフレッシュ装置の操作中に記憶データと被比較数を比較するための装置を含んでいることを特徴とする請求項14記載のデータ記憶装置および検索装置。 16．前記データ転送装置が、（a）同時に多くのプラッタの読取りヘッドを効果的にするための装置と、（b）予め決められた順序で、効果的な読取りヘッドによって読取られたデータを集めるための装置と、（c）記憶装置内の予め決められた位置に集めたデータを転送するための装置とを包含していることを特徴とする請求項８記載のデータ記憶装置および探索装置。 17．（a）ソリッドステート記憶装置の多数のバンクを含む記憶装置と、（b）選択されたメモリバンクの１つに接続できる切り替え可能なバスを含むデータ転送装置と、（c）メモリバンクの１つを制御装置に結合するための装置、および少なくとも１つの他のメモリバンクをデータ記憶装置に結合するための装置を含む制御装置とからなることを特徴とする請求項１記載のデータ記憶装置および検索装置。 18．（a）予め決められた多重ビットワード記憶装置位置において、多数の多重ビットワードを記憶するための記憶装置と、（b）データのビットの予め決められたパターンのために多重ビットワード記憶装置位置を検索するための装置、および、突合せビットパターンをその元の位置に関連する記憶装置の中の予め決められた位置へ転送するための装置とを包含することを特徴とするデータ記憶装置。 19．（a）データを保持するためにリフレッシュを必要とし、ワードのビットが配列を形成する多数のアドレス指定可能な、予め決められた多重ビットワード記憶装置位置において多数の多重ビットデータワードを記憶するための、１つの半導体チップ上に集積された動的データ記憶装置と、（b）前記位置のそれぞれを定期的にアドレス指定するための、チップ上に集積されたアドレス指定回路装置と、（c）前記位置のそれぞれにおいて記憶されたデータを定期的にリフレッシュするために、チップ上に集積され、前記位置のそれぞれに対して前記アドレス指定回路装置によって任意に接続でき、多くのセンス増幅器を含み、そのそれぞれが前記位置の１つに関連している、リフレッシュ回路装置と、（d）データワードと結合しているセンス増幅器へ同時に、各データワードの多数のビットを読み取るための装置と、（e）各データワードのために、センス増幅器の中のビットの最初の部分集合を少なくとも１つの予め決められた値と比較するための、およびセンス増幅器の中のビットの第２の部分集合を予め決められた値にセットするための、チップ上に集積され、センス増幅器と電子的に結合された論理装置とを包含することを特徴とするデータ記憶装置。 20．それぞれがビット配列の行の中にある多数の多重ビットワードを記憶するための装置を記憶装置が含んでおり、前記リフレッシュ回路装置が、同時にビット配列の多数のカラムをリフレッシュするための装置を含んでいることを特徴とする請求項19記載のデータ記憶装置。 21．前記読取り装置が、各データワードのバイトを同時に読み取るための装置を含んでいることを特徴とする請求項19記載のデータ記憶装置。 22．（a）データ記憶装置内に電子データを記憶する段階と、（b）データ記憶装置から、連想記憶装置の予め決められた多重ビットワード記憶装置位置における多数の多重ビットワードへデータを転送する段階と、（c）転送データの選択された部分集合のために、転送データを含んでいる連想記憶装置を検索する段階とを包含していることを特徴とするデータの記憶および検索方法。 23．前記記憶段階が少なくとも１つの磁気記憶装置上の記憶データを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 24．前記記憶段階が少なくとも１つの光学記憶装置上の記憶データを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 25．前記記憶段階が少なくとも１つの多重プラッタ記憶装置上の記憶データを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 26．前記記憶段階が少なくとも１つのソリッドステート記憶装置上の記憶データを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 27．前記記憶段階が少なくとも１つの磁気テープ上の記憶データを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 28．前記記憶段階が少なくとも１つのフラッシュメモリの記憶データを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 29．前記転送段階が多数のプラッタからの同時のデータ読取りを含んでいることを特徴とする請求項25記載のデータの記憶および検索方法。 30．前記検索段階が、被比較数と記憶装置に記憶されているデータとを連想記憶装置に比較させる段階と、被比較数とデータとの間の突合せを含む記憶装置位置を連想記憶装置に指示させる段階とを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 31．記憶装置のそれぞれの位置においてデータを定期的にリフレッシュする段階と、リフレッシュ段階において記憶データと被比較数とを比較する段階とを前記検索段階が含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 32．前記転送段階が、同時に多数のプラッタの読取りヘッドを効果的にし、予め決められた順序で効果的な読取りヘッドによって読取られたデータを集め、データ記憶装置の中の予め決められた位置へ集めたデータを転送することを特徴とする請求項29記載のデータの記憶および検索方法。 33．連想記憶装置が多数の連想記憶装置バンクを含み、転送データのための目標として多数のメモリバンクの中から第１メモリバンクを選択する段階を含んでいる転送段階と、前記転送段階が実行されている間に第２メモリバンクを検索する段階を含んでいる検索段階と、前記転送段階が目標として第２バンクを使用し、検索段階が第１バンクの中のデータにおいて操作するために、後に第１および第２のメモリバンクを切り替える段階とを含んでいることを特徴とする請求項22記載のデータの記憶および検索方法。 34．多数の予め決められた多重ビットワード記憶装置位置の中に多数の多重ビットデータワードを記憶する記憶段階と、前記位置のそれぞれと結合したセンス増幅器へ同時に多数の各データワードのビットを読み取ることによって、前記位置のそれぞれにおいて記憶されたデータをリフレッシュするために、前記位置のそれぞれに定期的にアクセスするアクセス段階と、それぞれのデータワードのために、センス増幅器の中のビットの最初の部分集合を、予め決められた値と比較する比較段階と、センス増幅器の中のビットの第２部分集合を、比較の結果により決定された値に設定する設定段階とを含むことを特徴とするデータの記憶および処理方法。 35．ビットがセンス増幅器に留まっている間に、前記比較段階と設定段階とが多数回実行され、毎回異なる予め決められた値で実行されることを特徴とする請求項34記載のデータの記憶および処理方法。