JPH0864674A - 半導体素子の絶縁方法 - Google Patents
半導体素子の絶縁方法Info
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- JPH0864674A JPH0864674A JP7163460A JP16346095A JPH0864674A JP H0864674 A JPH0864674 A JP H0864674A JP 7163460 A JP7163460 A JP 7163460A JP 16346095 A JP16346095 A JP 16346095A JP H0864674 A JPH0864674 A JP H0864674A
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- Y10S438/96—Porous semiconductor
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】半導体単位素子と半導体基板との間の絶縁特性
がすぐれ、単位素子間の絶縁に必要な面積が小さく、単
位素子間のラッチアップ現象の防止が可能な、半導体素
子の絶縁方法を提供する。 【構成】上部導電層２２と高濃度不純物層と下部導電層
２３との３層断面構造からなる半導体基板２０を形成す
る工程と、上部導電層２２にホトエッチング工程を施し
て素子隔離領域の部分にある上部導電層２２を除去して
高濃度不純物層に到る開口部を形成する工程と、所定濃
度のＨＦ水溶液中に浸して陽極反応処理を施して高濃度
不純物層のみを選択的に多孔質シリコン層に転換する工
程と、湿式酸化を施して多孔質シリコン層を埋込酸化層
２１−２に転換する工程とを含んでなる。
がすぐれ、単位素子間の絶縁に必要な面積が小さく、単
位素子間のラッチアップ現象の防止が可能な、半導体素
子の絶縁方法を提供する。 【構成】上部導電層２２と高濃度不純物層と下部導電層
２３との３層断面構造からなる半導体基板２０を形成す
る工程と、上部導電層２２にホトエッチング工程を施し
て素子隔離領域の部分にある上部導電層２２を除去して
高濃度不純物層に到る開口部を形成する工程と、所定濃
度のＨＦ水溶液中に浸して陽極反応処理を施して高濃度
不純物層のみを選択的に多孔質シリコン層に転換する工
程と、湿式酸化を施して多孔質シリコン層を埋込酸化層
２１−２に転換する工程とを含んでなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の絶縁方法に
関し、特に単位素子間の絶縁と単位素子と半導体基板間
との絶縁に適した半導体素子の絶縁方法に関する。
関し、特に単位素子間の絶縁と単位素子と半導体基板間
との絶縁に適した半導体素子の絶縁方法に関する。
【０００２】
【従来の技術】半導体素子を直接半導体基板上に形成す
る半導体製造技術においては、半導体単位素子間を絶縁
する技術と、半導体単位素子と半導体基板とを絶縁する
技術とが、半導体素子の動作特性に多大の影響を及ぼ
す。
る半導体製造技術においては、半導体単位素子間を絶縁
する技術と、半導体単位素子と半導体基板とを絶縁する
技術とが、半導体素子の動作特性に多大の影響を及ぼ
す。
【０００３】すなわち、半導体単位素子間、あるいは、
半導体単位素子と半導体基板との間の絶縁が不完全であ
る場合には、寄生容量が増加して半導体素子の動作速度
が制限され、また、各半導体単位素子間にラッチアップ
（latch-up）現象が生じて半導体素子の動作特性が不安
定になる。
半導体単位素子と半導体基板との間の絶縁が不完全であ
る場合には、寄生容量が増加して半導体素子の動作速度
が制限され、また、各半導体単位素子間にラッチアップ
（latch-up）現象が生じて半導体素子の動作特性が不安
定になる。
【０００４】図６は、従来技術で形成した半導体基板の
断面図である。以下、図を参照して従来の半導体素子の
絶縁方法を説明する。
断面図である。以下、図を参照して従来の半導体素子の
絶縁方法を説明する。
【０００５】従来の半導体単位素子間を絶縁する方法と
しては、局部的に選択して酸化するＬＯＣＯＳ（Local
Oxidation of Silicon、選択酸化）法がある。このＬＯ
ＣＯＳ法では、まず半導体基板１０上に、酸化シリコン
膜と窒化シリコン膜とを、この順序で形成し、ホトレジ
ストを用いて素子分離領域を定める。次に、エッチング
を施して素子分離領域の酸化シリコン膜と窒化シリコン
膜とを除去し、不純物をイオン注入した後、フィールド
酸化膜１１を形成して半導体基板上の各半導体単位素子
間を絶縁する。
しては、局部的に選択して酸化するＬＯＣＯＳ（Local
Oxidation of Silicon、選択酸化）法がある。このＬＯ
ＣＯＳ法では、まず半導体基板１０上に、酸化シリコン
膜と窒化シリコン膜とを、この順序で形成し、ホトレジ
ストを用いて素子分離領域を定める。次に、エッチング
を施して素子分離領域の酸化シリコン膜と窒化シリコン
膜とを除去し、不純物をイオン注入した後、フィールド
酸化膜１１を形成して半導体基板上の各半導体単位素子
間を絶縁する。
【０００６】すなわち、半導体素子の製造に広く採用さ
れてきた従来の絶縁方法においては、半導体基板１０上
に形成する各半導体単位素子間の絶縁は、半導体基板１
０上に形成された素子分離領域Ａにチャネルストップ不
純物をイオン注入してフィールド酸化膜１１を形成する
選択酸化法によってなされる。また、半導体単位素子と
半導体基板１０との間の絶縁は、半導体基板１０の表面
に不純物をドーピングして形成した不純物領域１３の不
純物濃度と半導体基板１０にドーピングされた不純物濃
度との接合濃度差によってなされる。
れてきた従来の絶縁方法においては、半導体基板１０上
に形成する各半導体単位素子間の絶縁は、半導体基板１
０上に形成された素子分離領域Ａにチャネルストップ不
純物をイオン注入してフィールド酸化膜１１を形成する
選択酸化法によってなされる。また、半導体単位素子と
半導体基板１０との間の絶縁は、半導体基板１０の表面
に不純物をドーピングして形成した不純物領域１３の不
純物濃度と半導体基板１０にドーピングされた不純物濃
度との接合濃度差によってなされる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体素子の絶縁方法においては、半導体基板に形
成した半導体単位素子の不純物領域の不純物濃度と半導
体基板の不純物濃度との差異に基づく半導体単位素子と
半導体基板との間の絶縁は、その絶縁特性がよくないの
で、寄生容量が増加し半導体素子の動作速度が制限され
るという問題がある。
来の半導体素子の絶縁方法においては、半導体基板に形
成した半導体単位素子の不純物領域の不純物濃度と半導
体基板の不純物濃度との差異に基づく半導体単位素子と
半導体基板との間の絶縁は、その絶縁特性がよくないの
で、寄生容量が増加し半導体素子の動作速度が制限され
るという問題がある。
【０００８】また、半導体単位素子間の絶縁に必要なフ
ィールド酸化膜の面積が大きいので、集積度が低いとい
う問題がある。
ィールド酸化膜の面積が大きいので、集積度が低いとい
う問題がある。
【０００９】更に、各半導体単位素子間のラッチアップ
により半導体素子の動作特性が不安定になるという問題
がある。
により半導体素子の動作特性が不安定になるという問題
がある。
【００１０】本発明の目的は、上記問題点を解決して、
半導体単位素子と半導体基板との間の絶縁特性がすぐ
れ、寄生容量が少なく、半導体素子の動作速度が速く、
半導体単位素子間の絶縁に必要な面積が小さく、各半導
体単位素子間のラッチアップ現象を防止することができ
て半導体素子の特性が安定な、半導体素子の絶縁方法を
提供することにある。
半導体単位素子と半導体基板との間の絶縁特性がすぐ
れ、寄生容量が少なく、半導体素子の動作速度が速く、
半導体単位素子間の絶縁に必要な面積が小さく、各半導
体単位素子間のラッチアップ現象を防止することができ
て半導体素子の特性が安定な、半導体素子の絶縁方法を
提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体素子の絶縁方法は、（１）半導体
基板の上面及び底面に酸化膜を所定の厚さに形成する工
程と、（２）上記半導体基板の上記上面をホトレジスト
で保護し、上記半導体基板の上記底面に形成された上記
酸化膜のみを除去する工程と、（３）上記半導体基板の
上記上面の上記ホトレジストを除去し、上記半導体基板
内に高濃度不純物をイオン注入し熱拡散工程を施して所
定厚さの高濃度不純物層を形成し、上記半導体基板を、
上部導電層と高濃度不純物層と下部導電層とが上からこ
の順に配置された３層構造にする工程と、（４）上記工
程を経た上記半導体基板の上面にホトレジストを塗布
し、露光及び現像して、ホトレジストマスクを形成して
素子隔離領域を定める工程と、（５）上記ホトレジスト
マスクを用いて上記素子隔離領域の上記酸化膜をエッチ
ングして除去した後、乾式エッチングを施して上記半導
体基板の上記素子隔離領域に位置する上記上部導電層を
エッチングして除去し、上記半導体基板の上記高濃度不
純物層に到る開口部を形成する工程と、（６）上記高濃
度不純物層に到る開口部が形成された上記半導体基板
を、所定濃度のＨＦ水溶液中に浸して陽極反応処理を施
して、上記半導体基板の上記３層構造の中央層に形成さ
れている上記高濃度不純物層のみを選択的に多孔質シリ
コン層に転換する工程と、（７）上記工程を経た上記半
導体基板に湿式酸化を施して、上記半導体基板の上記３
層構造の中央層に形成されている上記多孔質シリコン層
を埋込酸化層に転換する工程と、を含んでなることを特
徴とする。
に、本願発明の半導体素子の絶縁方法は、（１）半導体
基板の上面及び底面に酸化膜を所定の厚さに形成する工
程と、（２）上記半導体基板の上記上面をホトレジスト
で保護し、上記半導体基板の上記底面に形成された上記
酸化膜のみを除去する工程と、（３）上記半導体基板の
上記上面の上記ホトレジストを除去し、上記半導体基板
内に高濃度不純物をイオン注入し熱拡散工程を施して所
定厚さの高濃度不純物層を形成し、上記半導体基板を、
上部導電層と高濃度不純物層と下部導電層とが上からこ
の順に配置された３層構造にする工程と、（４）上記工
程を経た上記半導体基板の上面にホトレジストを塗布
し、露光及び現像して、ホトレジストマスクを形成して
素子隔離領域を定める工程と、（５）上記ホトレジスト
マスクを用いて上記素子隔離領域の上記酸化膜をエッチ
ングして除去した後、乾式エッチングを施して上記半導
体基板の上記素子隔離領域に位置する上記上部導電層を
エッチングして除去し、上記半導体基板の上記高濃度不
純物層に到る開口部を形成する工程と、（６）上記高濃
度不純物層に到る開口部が形成された上記半導体基板
を、所定濃度のＨＦ水溶液中に浸して陽極反応処理を施
して、上記半導体基板の上記３層構造の中央層に形成さ
れている上記高濃度不純物層のみを選択的に多孔質シリ
コン層に転換する工程と、（７）上記工程を経た上記半
導体基板に湿式酸化を施して、上記半導体基板の上記３
層構造の中央層に形成されている上記多孔質シリコン層
を埋込酸化層に転換する工程と、を含んでなることを特
徴とする。
【００１２】この場合、上記（１）工程においては、上
記半導体基板に、約１０００℃の温度で、約３０分間、
湿式酸化工程を施して、上記半導体基板の上面及び底面
に上記酸化膜を厚さ２５００Å程度に形成し、上記
（２）工程においては、上記ホトレジストを上記半導体
基板の上面に塗布した後、上記半導体基板を１０：１Ｈ
Ｆ水溶液に約１０分間浸して、上記半導体基板の上記底
面に形成された上記酸化膜のみを除去し、上記（３）工
程においては、上記高濃度不純物層を厚さ約３μｍに形
成する、ことを特徴とする。
記半導体基板に、約１０００℃の温度で、約３０分間、
湿式酸化工程を施して、上記半導体基板の上面及び底面
に上記酸化膜を厚さ２５００Å程度に形成し、上記
（２）工程においては、上記ホトレジストを上記半導体
基板の上面に塗布した後、上記半導体基板を１０：１Ｈ
Ｆ水溶液に約１０分間浸して、上記半導体基板の上記底
面に形成された上記酸化膜のみを除去し、上記（３）工
程においては、上記高濃度不純物層を厚さ約３μｍに形
成する、ことを特徴とする。
【００１３】またこの場合、上記（６）工程において
は、上記半導体基板に、約３０ｗｔ％のＨＦ水溶液中
で、約３ボルトの電圧を印加して、約２分間、陽極反応
処理を施し、上記（７）工程においては、上記半導体基
板に、９００℃程度の温度で、約１時間、湿式酸化を施
す、ことを特徴とする。
は、上記半導体基板に、約３０ｗｔ％のＨＦ水溶液中
で、約３ボルトの電圧を印加して、約２分間、陽極反応
処理を施し、上記（７）工程においては、上記半導体基
板に、９００℃程度の温度で、約１時間、湿式酸化を施
す、ことを特徴とする。
【００１４】また、本願発明の半導体素子の絶縁方法
は、上部導電層と、高濃度不純物層と、下部導電層との
３層断面構造からなる半導体基板を形成する工程と、上
記上部導電層にホトエッチング工程を施して、素子隔離
領域の部分にある上記上部導電層を除去して、上記高濃
度不純物層に到る開口部を形成する工程と、上記工程を
経た上記半導体基板を、所定濃度のＨＦ水溶液中に浸し
て陽極反応処理を施して、上記高濃度不純物層のみを選
択的に多孔質シリコン層に転換する工程と、上記工程を
経た上記半導体基板に湿式酸化を施して、上記多孔質シ
リコン層を埋込酸化層に転換する工程と、を含んでなる
ことを特徴とする
は、上部導電層と、高濃度不純物層と、下部導電層との
３層断面構造からなる半導体基板を形成する工程と、上
記上部導電層にホトエッチング工程を施して、素子隔離
領域の部分にある上記上部導電層を除去して、上記高濃
度不純物層に到る開口部を形成する工程と、上記工程を
経た上記半導体基板を、所定濃度のＨＦ水溶液中に浸し
て陽極反応処理を施して、上記高濃度不純物層のみを選
択的に多孔質シリコン層に転換する工程と、上記工程を
経た上記半導体基板に湿式酸化を施して、上記多孔質シ
リコン層を埋込酸化層に転換する工程と、を含んでなる
ことを特徴とする
【００１５】
【作用】各半導体単位素子間および半導体単位素子と半
導体基板との間が埋込酸化層によって絶縁されるので、
絶縁特性が向上して寄生容量が減少し、半導体素子の動
作速度が速くなり、また、半導体単位素子間の絶縁に必
要な面積を縮少できる。
導体基板との間が埋込酸化層によって絶縁されるので、
絶縁特性が向上して寄生容量が減少し、半導体素子の動
作速度が速くなり、また、半導体単位素子間の絶縁に必
要な面積を縮少できる。
【００１６】更に、各単位素子間のラッチアップを防止
できるので、半導体素子の特性が安定する。
できるので、半導体素子の特性が安定する。
【００１７】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。
詳細に説明する。
【００１８】図１〜図５は、本発明による絶縁方法の製
造工程断面図である。
造工程断面図である。
【００１９】埋め込み酸化層を有する半導体基板を製造
するためには、半導体基板内部に高濃度不純物をドーピ
ングし、熱拡散させて高濃度不純物層を形成する。こう
して、上部導電層と、高濃度不純物層と、下部導電層と
が上からこの順に配置された３層構造からなる半導体基
板が形成される。
するためには、半導体基板内部に高濃度不純物をドーピ
ングし、熱拡散させて高濃度不純物層を形成する。こう
して、上部導電層と、高濃度不純物層と、下部導電層と
が上からこの順に配置された３層構造からなる半導体基
板が形成される。
【００２０】すなわち、半導体基板２０に、約１０００
℃の温度で、約３０分間、湿式酸化工程を施して、上面
及び底面に、厚さ２５００Å程度の酸化膜を形成する。
次いで、半導体基板２０の底面に形成された酸化膜のみ
を除去するために、ホトレジストを半導体基板の上面に
塗布した後、１０：１ＨＦ水溶液に約１０分間浸す。半
導体基板２０の上面には、図１に示すように、酸化膜２
４が残る。
℃の温度で、約３０分間、湿式酸化工程を施して、上面
及び底面に、厚さ２５００Å程度の酸化膜を形成する。
次いで、半導体基板２０の底面に形成された酸化膜のみ
を除去するために、ホトレジストを半導体基板の上面に
塗布した後、１０：１ＨＦ水溶液に約１０分間浸す。半
導体基板２０の上面には、図１に示すように、酸化膜２
４が残る。
【００２１】次に、半導体基板２０に高濃度不純物イオ
ンを注入し、熱拡散工程を施して、厚さ約３μｍの高濃
度不純物層２１を形成する。こうして、上部導電層２２
と、高濃度不純物層２１と、下部導電層２３とが、上か
らこの順に配置された３層構造からなる半導体基板２０
が形成される。
ンを注入し、熱拡散工程を施して、厚さ約３μｍの高濃
度不純物層２１を形成する。こうして、上部導電層２２
と、高濃度不純物層２１と、下部導電層２３とが、上か
らこの順に配置された３層構造からなる半導体基板２０
が形成される。
【００２２】次に、図２に示すように、上記工程を経た
半導体基板２０の上面にホトレジストを塗布してホトレ
ジスト膜２５を形成し、露光及び現像して、素子隔離領
域Ａ’を定める。
半導体基板２０の上面にホトレジストを塗布してホトレ
ジスト膜２５を形成し、露光及び現像して、素子隔離領
域Ａ’を定める。
【００２３】次に、図３に示すように、半導体基板２０
の上面に定められた素子隔離領域Ａ’にある酸化膜２４
をエッチングして除去する。そこで、乾式エッチングを
施して、上部導電層２２をエッチングし、半導体基板２
０の３層構造の中央層に形成されている高濃度不純物層
２１に到る開口部を形成する。
の上面に定められた素子隔離領域Ａ’にある酸化膜２４
をエッチングして除去する。そこで、乾式エッチングを
施して、上部導電層２２をエッチングし、半導体基板２
０の３層構造の中央層に形成されている高濃度不純物層
２１に到る開口部を形成する。
【００２４】次に、上記工程を経た半導体基板２０を、
約３０ｗｔ％のＨＦ水溶液中に浸し、同時に、約３ボル
トの電圧を印加し、約２分間、陽極反応処理を施す。こ
うして、図４に示すように、半導体基板２０の３層構造
の中央層に形成されている高濃度不純物層２１のみを選
択的に多孔質シリコン層２１−１に転換する。
約３０ｗｔ％のＨＦ水溶液中に浸し、同時に、約３ボル
トの電圧を印加し、約２分間、陽極反応処理を施す。こ
うして、図４に示すように、半導体基板２０の３層構造
の中央層に形成されている高濃度不純物層２１のみを選
択的に多孔質シリコン層２１−１に転換する。
【００２５】このとき、ＨＦ水溶液と高濃度不純物層２
１とは、抵抗性接触をしながら陽極反応を生じ、高濃度
不純物層２１が多孔質シリコン層２１−１に転換され
る。
１とは、抵抗性接触をしながら陽極反応を生じ、高濃度
不純物層２１が多孔質シリコン層２１−１に転換され
る。
【００２６】次に、図５に示すように、半導体基板２０
に、９００℃程度の温度で、約１時間、湿式酸化を施し
て、半導体基板２０の３層構造の中央層に形成されてい
る多孔質シリコン層２１−１を埋込酸化層２１−２に転
換する。
に、９００℃程度の温度で、約１時間、湿式酸化を施し
て、半導体基板２０の３層構造の中央層に形成されてい
る多孔質シリコン層２１−１を埋込酸化層２１−２に転
換する。
【００２７】
【発明の効果】上記本願発明の半導体素子の絶縁方法に
よれば、各単位素子間および単位素子と半導体基板との
間が埋込酸化層によって絶縁されるので、絶縁特性がす
ぐれ、寄生容量が減少し、その結果、半導体素子の動作
速度が速くなるという効果がある。
よれば、各単位素子間および単位素子と半導体基板との
間が埋込酸化層によって絶縁されるので、絶縁特性がす
ぐれ、寄生容量が減少し、その結果、半導体素子の動作
速度が速くなるという効果がある。
【００２８】また、半導体単位素子間の絶縁に必要な面
積を縮少できるので、集積度を向上させ得るという効果
がある。
積を縮少できるので、集積度を向上させ得るという効果
がある。
【００２９】更に、各単位素子間のラッチアップを防止
できるので、半導体素子の特性が安定するという効果が
ある。
できるので、半導体素子の特性が安定するという効果が
ある。
【図１】本発明による絶縁方法の製造工程断面図であ
る。
る。
【図２】本発明による絶縁方法の製造工程断面図であ
る。
る。
【図３】本発明による絶縁方法の製造工程断面図であ
る。
る。
【図４】本発明による絶縁方法の製造工程断面図であ
る。
る。
【図５】本発明による絶縁方法の製造工程断面図であ
る。
る。
【図６】従来技術で形成した半導体基板の断面図であ
る。
る。
２０…半導体基板、 ２１…高濃度不純物層、 ２１−１…多孔質シリコン層、 ２１−２…埋込酸化層、 ２２…上部導電層、 ２３…下部導電層、 ２４…酸化膜、 ２５…ホトレジスト膜、 Ａ’…素子隔離領域
Claims (4)
- 【請求項１】半導体素子の絶縁方法において、（１）半
導体基板の上面及び底面に酸化膜を所定の厚さに形成す
る工程と、（２）上記半導体基板の上記上面をホトレジ
ストで保護し、上記半導体基板の上記底面に形成された
上記酸化膜のみを除去する工程と、（３）上記半導体基
板の上記上面の上記ホトレジストを除去し、上記半導体
基板内に高濃度不純物をイオン注入し熱拡散工程を施し
て所定厚さの高濃度不純物層を形成し、上記半導体基板
を、上部導電層と高濃度不純物層と下部導電層とが上か
らこの順に配置された３層構造にする工程と、（４）上
記工程を経た上記半導体基板の上面にホトレジストを塗
布し、露光及び現像して、ホトレジストマスクを形成し
て素子隔離領域を定める工程と、（５）上記ホトレジス
トマスクを用いて上記素子隔離領域の上記酸化膜をエッ
チングして除去した後、乾式エッチングを施して上記半
導体基板の上記素子隔離領域に位置する上記上部導電層
をエッチングして除去し、上記半導体基板の上記高濃度
不純物層に到る開口部を形成する工程と、（６）上記高
濃度不純物層に到る開口部が形成された上記半導体基板
を、所定濃度のＨＦ水溶液中に浸して陽極反応処理を施
して、上記半導体基板の上記３層構造の中央層に形成さ
れている上記高濃度不純物層のみを選択的に多孔質シリ
コン層に転換する工程と、（７）上記工程を経た上記半
導体基板に湿式酸化を施して、上記半導体基板の上記３
層構造の中央層に形成されている上記多孔質シリコン層
を埋込酸化層に転換する工程と、 を含んでなる半導体素子の絶縁方法。 - 【請求項２】請求項１に記載する半導体素子の絶縁方法
において、 上記（１）工程においては、上記半導体基板に、約１０
００℃の温度で、約３０分間、湿式酸化工程を施して、
上記半導体基板の上面及び底面に上記酸化膜を厚さ２５
００Å程度に形成し、 上記（２）工程においては、上記ホトレジストを上記半
導体基板の上面に塗布した後、上記半導体基板を１０：
１ＨＦ水溶液に約１０分間浸して、上記半導体基板の上
記底面に形成された上記酸化膜のみを除去し、 上記（３）工程においては、上記高濃度不純物層を厚さ
約３μｍに形成する、ことを特徴とする請求項１に記載
の半導体素子の絶縁方法。 - 【請求項３】請求項１に記載する半導体素子の絶縁方法
において、 上記（６）工程においては、上記半導体基板に、約３０
ｗｔ％のＨＦ水溶液中で、約３ボルトの電圧を印加し
て、約２分間、陽極反応処理を施し、 上記（７）工程においては、上記半導体基板に、９００
℃程度の温度で、約１時間、湿式酸化を施す、 ことを特徴とする請求項１に記載の半導体素子の絶縁方
法。 - 【請求項４】半導体素子の絶縁方法において、 上部導電層と、高濃度不純物層と、下部導電層との３層
断面構造からなる半導体基板を形成する工程と、 上記上部導電層にホトエッチング工程を施して、素子隔
離領域の部分にある上記上部導電層を除去して、上記高
濃度不純物層に到る開口部を形成する工程と、 上記工程を経た上記半導体基板を、所定濃度のＨＦ水溶
液中に浸して陽極反応処理を施して、上記高濃度不純物
層のみを選択的に多孔質シリコン層に転換する工程と、 上記工程を経た上記半導体基板に湿式酸化を施して、上
記多孔質シリコン層を埋込酸化層に転換する工程と、 を含んでなることを特徴とする半導体素子の絶縁方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19940019254 | 1994-08-04 | ||
| KR1994-19254 | 1994-08-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864674A true JPH0864674A (ja) | 1996-03-08 |
Family
ID=19389793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163460A Pending JPH0864674A (ja) | 1994-08-04 | 1995-06-29 | 半導体素子の絶縁方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5686342A (ja) |
| JP (1) | JPH0864674A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6110833A (en) | 1998-03-03 | 2000-08-29 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| US5939750A (en) | 1998-01-21 | 1999-08-17 | Advanced Micro Devices | Use of implanted ions to reduce oxide-nitride-oxide (ONO) etch residue and polystringers |
| GB9802940D0 (en) * | 1998-02-11 | 1998-04-08 | Cbl Ceramics Ltd | Gas sensor |
| US6043120A (en) * | 1998-03-03 | 2000-03-28 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| US6030868A (en) * | 1998-03-03 | 2000-02-29 | Advanced Micro Devices, Inc. | Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation |
| US6051451A (en) * | 1998-04-21 | 2000-04-18 | Advanced Micro Devices, Inc. | Heavy ion implant process to eliminate polystringers in high density type flash memory devices |
| EP1113492B9 (en) * | 1999-12-31 | 2010-02-03 | STMicroelectronics S.r.l. | Method for manufacturimg a SOI wafer |
| JP2005229062A (ja) * | 2004-02-16 | 2005-08-25 | Canon Inc | Ｓｏｉ基板及びその製造方法 |
| US7172930B2 (en) * | 2004-07-02 | 2007-02-06 | International Business Machines Corporation | Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156832A (ja) * | 1985-12-17 | 1987-07-11 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体分離構造の製作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104090A (en) * | 1977-02-24 | 1978-08-01 | International Business Machines Corporation | Total dielectric isolation utilizing a combination of reactive ion etching, anodic etching, and thermal oxidation |
| US4532700A (en) * | 1984-04-27 | 1985-08-06 | International Business Machines Corporation | Method of manufacturing semiconductor structures having an oxidized porous silicon isolation layer |
| US4810667A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer |
| US5023200A (en) * | 1988-11-22 | 1991-06-11 | The United States Of America As Represented By The United States Department Of Energy | Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies |
-
1995
- 1995-06-29 JP JP7163460A patent/JPH0864674A/ja active Pending
- 1995-08-04 US US08/511,206 patent/US5686342A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156832A (ja) * | 1985-12-17 | 1987-07-11 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体分離構造の製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5686342A (en) | 1997-11-11 |
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