JPH0868813A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧Ｖｄｄがサージ等の影響によりノイ
ズが重畳して瞬間的に所定電位まで下降したとしても、
サーマルプリンター等の被制御体の誤動作を確実に防止
できる電源電圧検出回路を提供することを目的とする。 【構成】 比較回路３の出力を第１のインバータ回路１
３で反転しておくことにより、例え電源電圧ｖｄｄがサ
ージ等の影響によりノイズが重畳して変動したとして
も、第２のインバータ回路１４の出力変化を防止でき、
これより、被制御体（サーマルプリンター等）の誤動作
を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧検出回路に関
し、特に、電源電圧の変動によって被制御体が誤って動
作するのを防止する為に、電源電圧の状態を検出する電
源電圧検出回路に関する。

【０００２】

【従来の技術】図３は、従来の電源電圧検出回路を示す
図である。尚、本明細書に於いては、被制御体としてサ
ーマルプリンターを適用し、サーマルヘッドで用紙に印
字を行う場合について、図３の動作を説明する。図３に
於いて、（１）（２）は電源Ｖｄｄと接地との間に直列
接続された抵抗である。即ち、抵抗（１）（２）の接続
点からは電源Ｖｄｄの大きさに比例した分圧値Ｖａが得
られる。（３）は比較回路であり、−（反転入力）端子
には基準電圧Ｖｒｅｆが印加され、＋（非反転入力）端
子には前記分圧値Ｖａが印加される。そして、比較回路
（３）の出力端子からは、分圧値Ｖａが基準電圧Ｖｒｅ
ｆより小さい時にローレベル（論理「０」）が出力さ
れ、逆に分圧値Ｖａが基準電圧Ｖｒｅｆより大きい時に
ハイレベル（論理「１」）が出力される。（４）は抵
抗、（５）はＮチャンネル型ＭＯＳトランジスタ（以下
ＮＭＯＳトランジスタと称する）であり、抵抗（４）及
びＮＭＯＳトランジスタ（５）より所定の時定数を有す
る積分回路が構成される。特に、前記ＮＭＯＳトランジ
スタ（５）のゲートは抵抗（４）を介して比較回路
（３）の出力端子と接続され、ドレイン及びソースは接
地されている。ここで、前記積分回路は後述する様に集
積回路上に形成される為、集積回路内部のＭＯＳトラン
ジスタが構造上有するゲート及びドレイン間とゲート及
びソース間の寄生容量をコンデンサとして使用する様に
している。これにより、前記積分回路は、抵抗（４）の
抵抗値及びＮＭＯＳトランジスタ（５）の寄生容量で定
まる時定数に従って充放電を行うことになる。（６）
（７）は抵抗（４）の一端即ち積分電圧の出力端に直列
接続されたインバータである。そして、比較回路（３）
及びインバータ回路（６）（７）の電源入力は電源Ｖｄ
ｄと共通接続されている。尚、定常状態に於いて、電源
Ｖｄｄは５ボルト、基準電圧Ｖｒｅｆは２．５ボルト、
インバータ回路（６）（７）のスレッショルド電圧は
２．５ボルトであるものとする。

【０００３】また、（８）はマイクロコンピュータ等で
構成される制御回路であり、後述するＤフリップフロッ
プを動作させる為のデータＤＡＴＡ及びクロックＣＫを
発生するものである。（９）は上記したＤフリップフロ
ップであり、＊Ｒ（リセット）端子はインバータ回路
（７）の出力端子と接続され、Ｄ（データ）端子は制御
回路（８）のＤＡＴＡ出力線と接続され、Ｃ（クロッ
ク）端子は制御回路（８）のＣＫ出力線と接続されてい
る。（１０）はオープンドレイン型のＮＭＯＳトランジ
スタであり、ゲートはＤフリップフロップ（９）のＱ
（出力）端子と接続され、ソースは接地されている。以
上説明した構成要件は集積回路内部に集積化されている
ものとする。また、（１１）はサーマル抵抗であり、一
端は電源Ｖｐ（例えば３０〜４０ボルト）と接続され、
他端は前記集積回路の端子（１２）を介してＮＭＯＳト
ランジスタ（１０）のドレインと接続されている。

【０００４】尚、サーマル抵抗（１１）はサーマルヘッ
ドに組み込まれた状態で、発熱を生じることにより、感
熱紙に直接印字を行ったり、或は、インクリボン等を介
して通常用紙に印字を行ったりするものであり、１個の
サーマル抵抗が印字１ドットに対応するものとする。ま
た、データＤＡＴＡは、ドット印字を行う時にハイレベ
ルとなり、ドット印字を行わない時にローレベルにな
る。また、クロックＣＫは、印字すべき各ドット間で１
周期を繰り返すものとする。即ち、ドット印字を行う各
位置に於いてはＤフリップフロップ（９）の内容は常に
更新されていることになる。また、図示してはいない
が、Ｄフリップフロップ（９）、ＮＭＯＳトランジスタ
（１０）、及びサーマル抵抗（１１）は、印字を行う用
途に応じた数だけ設けられている。例えば、ファクシミ
リで印字を行う場合、用紙の排出方向に対して垂直方向
一列に用紙の最大横幅に印字可能なドット数だけ設けら
れている。また、ワードプロセッサを用いて用紙の排出
方向に対して垂直方向にライン印字を行う場合、用紙の
垂直方向にライン印字を行うことのできる最大ドット数
だけ設けられている。

【０００５】以下、図３の動作、特に、定常状態から電
源電圧Ｖｄｄがサージ等の影響を受けて変動した場合の
動作について、図４の波形図を用いて説明する。まず、
電源電圧Ｖｄｄの投入後、該電源電圧Ｖｄｄが定常状態
で安定している場合、抵抗（１）（２）の分圧値Ｖａは
基準電圧Ｖｒｅｆより高くなっており、比較回路（３）
の出力電圧ａはハイレベル（５ボルト）となっている。
従って，ＮＭＯＳトランジスタ（５）の寄生容量を使用
して成る寄生コンデンサが前記時定数に従って充電を行
い、該ＮＭＯＳトランジスタ（５）のゲート及び接地間
の電圧ｂは、インバータ回路（６）（７）のスレッショ
ルド電圧（２．５ボルト）より高い値で安定している。
つまり、インバータ回路（７）のハイレベル出力ｃによ
って、Ｄフリップフロップ（９）は常にリセット解除さ
れた状態となっている。従って、Ｄフリップフロップ
（９）はクロックＣＫの立ち下がりに同期して印字の為
のデータＤＡＴＡを取り込み，クロックＣＫの次の立ち
上がりに同期して前記データＤＡＴＡを出力する動作を
繰り返している。その為、ＮＭＯＳトランジスタ（１
０）が前記データＤＡＴＡに応じてオンオフし、サーマ
ル抵抗（１１）の電流路を接続したり或は遮断したりす
ることにより、用紙の希望位置に印字を行うことができ
る。

【０００６】さて、電源電圧Ｖｄｄの定常状態に於い
て、サージ等の影響を受けて電源電圧Ｖｄｄが時刻ｔ０
からｔ１までの間変動（例えば５ボルトから２ボルトま
で低下）した場合を考える。この場合、電源電圧Ｖｄｄ
の変動に伴い、時刻ｔ０からｔ１の期間だけインバータ
回路（６）（７）のスレッショルド電圧（＝Ｖｄｄ／
２）も２．５ボルトから１ボルトに低下することになる
（図４のｂ，ｃ波形中に破線で記したものである）。ま
ず、比較回路（３）の出力電圧ａは時刻ｔ０からｔ１の
期間だけ０ボルトに立ち下がることになる。従って、ａ
点電圧よりｂ点電圧の方が高くなる為、ＮＭＯＳトラン
ジスタ（５）に形成される寄生コンデンサの端子電圧ｂ
は前記時定数に従って放電を開始する。ここで、通常の
コンデンサを使用すれば一点鎖線に示す如く理想的な充
放電を行い、ｂ点電圧はインバータ回路（６）のスレッ
ショルド電圧より常に高い位置に存在している筈であ
る。ところが、通常のコンデンサに代わり、集積回路内
部であるが故にＮＭＯＳトランジスタ（５）に形成され
る寄生コンデンサを使用している為、以下に示す様に、
図３の電源電圧検出回路の誤動作を招く問題がある。

【０００７】

【発明が解決しようとする課題】つまり、前記寄生コン
デンサは通常のコンデンサとは違い、その容量を常に一
定に保持することができない構造上の特徴を有してい
る。詳しくは、ｂ点電圧が高いほど前記寄生コンデンサ
の容量は大きくなり即ち前記積分回路の時定数は大きく
なる。一方、ｂ点電圧が低いほど寄生コンデンサの容量
は小さくなり即ち前記積分回路の時定数は小さくなるの
である。言い換えれば、ｂ点電圧が放電される過程で前
記積分回路の時定数は徐々に小さくなり、ｂ点電圧が充
電される過程で前記積分回路の時定数は徐々に大きくな
る。従って、ｂ点電圧は、時刻ｔ０で放電を開始する
と、時刻ｔ０及びｔ１の間の時刻ｔ０’で早くもインバ
ータ回路（６）のスレッショルド電圧（１ボルト）以下
となってしまい、その後時刻ｔ１まで０ボルトの状態を
保持する。そして、時刻ｔ１になると、ａ点電圧がｂ点
電圧より高くなる為に前記寄生コンデンサは充電を開始
し、電源電圧Ｖｄｄが定常状態に復帰した後の時刻ｔ２
でインバータ回路（６）のスレッショルド電圧（２．５
ボルト）以上となる。上記したｂ点電圧（積分電圧）の
変化に応じて、インバータ回路（７）の出力電圧ｃは、
以下の様に変化する。

【０００８】まず、時刻ｔ０に於いては、出力電圧ｃは
電源電圧Ｖｄｄと同じく変動する。この時、電源電圧Ｖ
ｄｄの変動に伴いインバータ回路（６）（７）のスレッ
ショルド電圧も変動しており、出力電圧ｃは常に前記ス
レッショルド電圧より高い位置にある為、出力電圧ｃは
論理的観点から見ればハイレベルである。次に、時刻ｔ
０からｔ０’に至る過程に於いては、ｂ点電圧が前記ス
レッショルド電圧（１ボルト）より高い為、出力電圧ｃ
は時刻ｔ０の状態を保持する。次に、時刻ｔ０’からｔ
１に至る過程に於いては、ｂ点電圧が前記スレッショル
ド電圧（１ボルト）より低くなっている為、出力電圧ｃ
は理想的にはローレベル（０ボルト）になっている筈で
ある。ところが、時刻ｔ０’〜ｔ１の期間はインバータ
回路（６）（７）への電源入力が低下しており、該イン
バータ回路（６）（７）の構造上、該インバータ回路
（６）（７）の反転動作は緩やかになる。従って、出力
電圧ｃは緩やかに下降し、時刻ｔ１に於いても出力電圧
ｃはスレッショルド電圧（１ボルト）より高い位置に存
在している。即ち、インバータ回路（７）は、電源電圧
Ｖｄｄが変動する時刻ｔ０〜ｔ１の期間はハイレベルを
出力し続けている為、Ｄフリップフロップ（９）はリセ
ット解除された状態であり、印字可能な状態となってい
る。ところが、時刻ｔ１からｔ２に至る過程に於いて
は、インバータ回路（６）（７）への電源入力が定常状
態の元の値に戻っており、該インバータ回路（６）
（７）の構造上、該インバータ回路（６）（７）の反転
動作は速やかになる。従って、出力電圧ｃは急峻にロー
レベルとなり、Ｄフリップフロップ（９）をリセットし
てしまう。この結果、制御回路（８）から発生するデー
タＤＡＴＡ及びクロックＣＫの状態に関係なく、印字動
作が禁止されてしまう。その後、時刻ｔ２に於いては、
ｂ点電圧がスレッショルド電圧（２．５ボルト）を越え
る為、ｃ点電圧は急峻にハイレベル（５ボルト）に立ち
上がる。この結果、Ｄフリップフロップ（９）がリセッ
ト解除され、印字動作が再び可能となる。

【０００９】以上より、図３の電源電圧検出回路では、
電源電圧Ｖｄｄの変動に伴い、Ｄフリップフロップ
（９）が強制的にリセットされてしまう期間が生じてし
まう為、この期間だけ印字を行いたくても行えない不都
合があった。そこで、本発明は、電源電圧Ｖｄｄがサー
ジ等の影響によりノイズが重畳して瞬間的に所定電位ま
で下降したとしても、サーマルプリンター等の被制御体
の誤動作を確実に防止できる電源電圧検出回路を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、一方の入力端子に基準電圧が印加されると共に他
方の入力端子に電源電圧に応じた電圧が印加され、前記
基準電圧に対する前記電源電圧の大きさを比較する比較
回路と、前記比較回路の出力を反転する第１のインバー
タ回路と、前記第１のインバータ回路の出力変化を積分
する積分回路と、前記積分回路の出力を反転して被制御
体の動作を制御する為の制御信号を出力する第２のイン
バータ回路と、を備え、前記比較回路、前記第１及び第
２のインバータ回路の電源入力には前記電源電圧が共通
印加される様に接続された状態に於いて、前記電源電圧
が定常状態から変動した時の前記第２のインバータ回路
の出力変化を防止した点である。

【００１１】

【作用】本発明によれば、比較回路の出力を第１のイン
バータ回路で反転しておくことにより、例え電源電圧が
サージ等の影響によりノイズが重畳して変動したとして
も、第２のインバータ回路の出力変化を防止でき、これ
より、被制御体の誤動作を防止できる。

【００１２】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の電源電圧検出回路を示す図である。
尚、図１に於いて図３の構成素子と同一素子については
同一番号を記し、その説明を省略するものとする。図１
に於いて、（１３）は第１のインバータ回路であり、比
較回路（３）の出力端子と抵抗（４）の一端との間に入
出力路が接続されている。同様に、（１４）は第２のイ
ンバータ回路であり、抵抗（４）の他端とＤフリップフ
ロップ（９）の＊Ｒ端子との間に入出力路が接続されて
いる。即ち、第１及び第２のインバータ回路（１３）
（１４）は、積分回路を構成する抵抗（４）及びＮＭＯ
Ｓトランジスタ（５）を挟む形で接続されている。ま
た、第１及び第２のインバータ回路（１３）（１４）を
動作させる為の電源入力は電源Ｖｄｄと接地との間に共
通接続されている。

【００１３】以下、図１の動作、特に電源電圧Ｖｄｄが
定常状態から変動した場合の動作を図２の波形図を用い
て説明する。尚、第１及び第２のインバータ回路（１
３）（１４）のスレッショルド電圧（＝Ｖｄｄ／２）
は、電源電圧Ｖｄｄが定常状態に於いては２．５ボルト
とする。まず、電源電圧Ｖｄｄの定常状態に於いては、
抵抗（１）（２）の分圧値が基準電圧Ｖｒｅｆより高く
なっている為、比較回路（３）の出力電圧ａ’はハイレ
ベル（５ボルト）である。従って、第１のインバータ回
路（１３）の出力ｂ’はローレベル（０ボルト）とな
る。故に、ＮＭＯＳトランジスタ（５）のゲート及び接
地間の電圧ｃ’は完全に放電された状態となっている。
つまり、第２のインバータ回路（１４）の出力ｄ’はハ
イレベル（５ボルト）の状態となっている。従って、Ｄ
フリップフロップ（９）はリセット解除され、「０」又
は「１」のデータＤＡＴＡの種類に応じて印字動作が行
われる。

【００１４】さて、電源電圧Ｖｄｄが、時刻Ｔ０〜Ｔ１
の期間だけ、サージ等の影響により変動（例えば５ボル
トから２ボルトへ低下）した場合を考えてみる。尚、第
１及び第２のインバータ回路（１３）（１４）のスレッ
ショルド電圧は時刻Ｔ０〜Ｔ１の期間だけ２．５ボルト
から１ボルトに低下する（図２の波形ｃ’，ｄ’中に破
線で記した）。まず、比較回路（３）の出力電圧ａ’
は、時刻Ｔ０〜Ｔ１の期間は、電源電圧Ｖｄｄの変動に
伴いハイレベル（５ボルト）からローレベル（０ボル
ト）に変化する。第１のインバータ回路（１３）の出力
ｂ’は、理想的には時刻Ｔ０〜Ｔ１の期間は常にハイレ
ベル（電源電圧Ｖｄｄと等しい２ボルト）となる筈であ
る。ところが、時刻Ｔ０〜Ｔ１の期間は第１のインバー
タ回路（１３）への電源入力が低下しており、該インバ
ータ回路（１３）の構造上、該インバータ回路（１３）
の反転動作は緩やかになる。従って、出力ｂ’は緩やか
に上昇して２ボルトとなる軌跡を描く。ＮＭＯＳトラン
ジスタ（５）に形成される寄生コンデンサは、ｂ’点電
圧がｃ’点電圧より高くなる為、充電を開始するが、充
電時定数は時刻Ｔ０〜Ｔ１へ向かうに従い徐々に大きく
なっていく。この時、時刻Ｔ０及びＴ１の間の時刻Ｔ
０’に於いて、ｃ’点電圧は第２のインバータ回路（１
４）のスレッショルド電圧（１ボルト）以上となる。ま
た、ｃ’点電圧は時刻Ｔ１に於いて最大であっても２ボ
ルトまでしか上昇できない為、スレッショルド電圧
（２．５ボルト）を越えることはない。上記したｃ’点
電圧（積分電圧）の変化に応じて、第２のインバータ回
路（１４）の出力電圧ｄ’は、以下の様に変化する。

【００１５】まず、時刻Ｔ０に於いては、出力電圧ｄ’
は電源電圧Ｖｄｄと同じく変動する。この時、電源電圧
Ｖｄｄの変動に伴い第２のインバータ回路（１４）のス
レッショルド電圧も変動しており、出力電圧ｄ’は常に
前記スレッショルド電圧より高い位置にある為、出力電
圧ｄ’は論理的観点から見ればハイレベルである。次
に、時刻Ｔ０からＴ０’に至る過程に於いては、ｃ’点
電圧が前記スレッショルド電圧（１ボルト）より低い
為、出力電圧ｄ’は時刻Ｔ０の状態を保持する。次に、
時刻Ｔ０’からＴ１に至る過程に於いては、ｃ’点電圧
が前記スレッショルド電圧（１ボルト）より高くなって
いる為、出力電圧ｄ’は理想的にはローレベル（０ボル
ト）になっている筈である。ところが、時刻Ｔ０’〜Ｔ
１の期間は第２のインバータ回路（１４）への電源入力
が低下しており、該インバータ回路（１４）の構造上、
該インバータ回路（１４）の反転動作は緩やかになる。
従って、出力電圧ｄ’は緩やかに下降し、時刻Ｔ１（Ｔ
１はｔ１とほぼ等しい）に於いても出力電圧ｄ’はスレ
ッショルド電圧（１ボルト）より高い位置に存在してい
る。即ち、第２のインバータ回路（１４）は、電源電圧
Ｖｄｄが変動する時刻Ｔ０〜Ｔ１の期間はハイレベルを
出力し続けている為、Ｄフリップフロップ（９）はリセ
ット解除された状態であり、印字可能な状態となってい
る。更に、時刻Ｔ１に於いては、第２のインバータ回路
（１４）への電源入力が定常状態の元の値に戻っている
為、該インバータ回路（１４）の反転動作は速やかにな
る。従って、出力電圧ｄ’は急峻にハイレベル（５ボル
ト）となる。この時、出力電圧ｄ’はスレッショルド電
圧（２．５ボルト）より高い位置に存在している。以上
の動作をまとめると、出力電圧ｄ’は常にスレッショル
ド電圧より高い為、第２のインバータ回路（１４）は常
にハイレベルを出力し続けることになる。つまり、Ｄフ
リップフロップ（９）は電源電圧Ｖｄｄの変動に関係な
くリセット解除された状態にあり、常に印字を行えるこ
とになる。

【００１６】

【発明の効果】本発明によれば、比較回路の出力を第１
のインバータ回路で反転しておくことにより、例え電源
電圧がサージ等の影響によりノイズが重畳して変動した
としても、第２のインバータ回路の出力変化を防止で
き、これより、被制御体の誤動作を防止できる利点が得
られる。

【図面の簡単な説明】

【図１】本発明の電源電圧検出回路を示す図である。

【図２】図１の動作を示す波形図である。

【図３】従来の電源電圧検出回路を示す図である。

【図４】図３の動作を示す波形図である。

【符号の説明】

（３） 比較回路 （４） 抵抗 （５） ＮＭＯＳトランジスタ （１３） 第１のインバータ回路 （１４） 第２のインバータ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一方の入力端子に基準電圧が印加される
   と共に他方の入力端子に電源電圧に応じた電圧が印加さ
   れ、前記基準電圧に対する前記電源電圧の大きさを比較
   する比較回路と、 前記比較回路の出力を反転する第１のインバータ回路
   と、 前記第１のインバータ回路の出力変化を積分する積分回
   路と、 前記積分回路の出力を反転して被制御体の動作を制御す
   る為の制御信号を出力する第２のインバータ回路と、を
   備え、 前記比較回路、前記第１及び第２のインバータ回路の電
   源入力には前記電源電圧が共通印加される様に接続され
   た状態に於いて、前記電源電圧が定常状態から変動した
   時の前記第２のインバータ回路の出力変化を防止したこ
   とを特徴とする電源電圧検出回路。
2. 【請求項２】 少なくとも前記積分回路は集積回路上に
   配置され、前記積分回路は抵抗及びコンデンサから成
   り、前記コンデンサはＭＯＳトランジスタの寄生容量を
   使用して成ることを特徴とする請求項１記載の電源電圧
   検出回路。