JPH0868814A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 電源Ｖｄｄがサージ等の影響によりノイズが
重畳して瞬間的に所定電位まで下降したとしても、サー
マルプリンター等の被制御体の誤動作を確実に防止でき
る電源電圧検出回路を提供することを目的とする。 【構成】 電源電圧Ｖｄｄがサージ等の影響を受けてノ
イズが重畳して変動し基準電圧Ｖｒｅｆより低くなって
しまうと、発振器１４が比較回路１の出力を受けて発振
動作を開始し、カウンタ１５が発振器１４から出力され
る発振クロックの計数を開始する。ここで、カウンタ１
５のビット数は、予め定められた所定周波数の発振クロ
ックを計数した時に電源電圧Ｖｄｄが経験上計測されて
いる最大変動時間を経過するまでオーバーフロー信号を
出力しない様なビット数に設定されている。即ち、電源
電圧Ｖｄｄの変動が最大変動時間未満であれば、被制御
体のリセットは確実に防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧検出回路に関
し、特に、電源電圧の変動によって被制御体が誤って動
作するのを防止する為に、電源電圧の状態を検出する電
源電圧検出回路に関する。

【０００２】

【従来の技術】図３は、従来使用されていた電源電圧検
出回路を示す図である。本明細書においては、被制御体
としてサーマルプリンターを適用し、サーマルヘッドで
用紙に印字を行う場合について、図３の動作を説明す
る。図３において、（１）は比較回路であり、−（反転
入力）端子はバンドギャップダイオード等の基準電圧源
（２）と接続され、＋（非反転入力）端子は電源Ｖｄｄ
（例えば５ボルト）と接地との間に直列接続された抵抗
（３）（４）の接続点と接続されている。更に、比較回
路（１）の電源端子は電源Ｖｄｄと接続されている。こ
こで、抵抗（３）（４）の分圧値は電源Ｖｄｄの変化状
態が直接現れる値である。つまり、比較回路（１）は、
基準電圧源（２）の両端に生じる基準電圧Ｖｒｅｆと抵
抗（３）（４）の分圧値とを比較し、通常状態では前記
分圧値が基準電圧Ｖｒｅｆより大きくなっている為にハ
イレベルを出力し、電源Ｖｄｄに何らかの異常が生じて
前記分圧値が基準電圧Ｖｒｅｆより小さくなった時にロ
ーレベルを出力する。（５）は比較回路（１）の出力端
子に接続された抵抗、（６）は該抵抗（５）の一端と接
地との間に接続されたコンデンサであり、抵抗（５）及
びコンデンサ（６）より積分回路が構成され、該積分回
路により比較回路（１）の出力変化が積分される。
（７）（８）はインバータ回路であり、その入出力路は
抵抗（５）を介して比較回路（１）の出力端子と直列接
続されている。尚、インバータ回路（７）（８）の電源
端子も、比較回路（１）の電源端子と同様に、電源Ｖｄ
ｄと接続されている。ここで、インバータ回路（７）
（８）内部に設定される各スレッショルド電圧Ｖｔｈは
Ｖｄｄ／２（２．５ボルト）とする。

【０００３】また、（９）はマイクロコンピュータ等で
構成される制御回路であり、後述するＤフリップフロッ
プを制御する為のデータＤＡＴＡ及びクロックＣＫを発
生するものである。（１０）は上記したＤフリップフロ
ップであり、＊Ｒ（リセット）端子はインバータ回路
（８）の出力端子と接続され（インバータ回路（８）の
出力が反転印加され）、Ｄ（データ）端子は制御回路
（９）のＤＡＴＡ出力線と接続され、Ｃ（クロック）端
子は制御回路（９）のＣＫ出力線と接続されている。
（１１）はオープンドレイン型のＮチャンネル型ＭＯＳ
トランジスタ（以下ＮＭＯＳトランジスタと称する）で
あり、ゲートはＤフリップフロップ（１０）のＱ（出
力）端子と接続され、ソースは接地されている。以上説
明した構成は、集積回路内部に集積化されているものと
する。また、（１２）はサーマル抵抗であり、一端は電
源Ｖｐ（例えば３０〜４０ボルト）と接続され、他端は
前記集積回路の端子（１３）を介してＮＭＯＳトランジ
スタ（１１）のドレインと接続されている。

【０００４】尚、サーマル抵抗（１２）はサーマルヘッ
ドに組み込まれた状態で、発熱を生じることにより、感
熱紙に直接印字を行ったり、或いは、インクリボン等を
介して通常用紙に印字を行ったりするものであり、１個
のサーマル抵抗（１２）が印字１ドットに対応するもの
とする。また、データＤＡＴＡは、ドット印字を行う時
にハイレベル（論理「１」）となり、ドット印字を行わ
ない時にローレベル（論理「０」）になる。また、クロ
ックＣＫは、印字すべき各ドット間で１周期を繰り返す
ものとする。即ち、ドット印字を行う各位置においては
Ｄフリップフロップ（１０）の内容は常に更新されてい
ることになる。また、図示してはいないが、Ｄフリップ
フロップ（１０）、ＮＭＯＳトランジスタ（１１）、及
びサーマル抵抗（１２）は、印字を行う用途に応じたド
ット数だけ設けられている。例えばファクシミリで印字
を行う場合、用紙の排出方向に対して垂直方向一列に用
紙の最大横幅に印字可能なドット数だけ設けられてい
る。また、ワードプロセッサを用いて用紙の排出方向に
対して垂直方向にライン印字を行う場合、用紙の垂直方
向１回にライン印字を行うことのできる最大ドット数だ
け設けられている。

【０００５】以下、図３の動作を図４の波形図を用いて
説明する。尚、図４において、一点鎖線は０ボルトを表
している。図３において、電源電圧Ｖｄｄが投入された
後の正常状態においては、比較回路（１）の出力はハイ
レベル、インバータ回路（８）の出力もハイレベルとな
っており、Ｄフリップフロップ（１０）はリセット解除
された状態にある。この状態において、Ｄフリップフロ
ップ（１０）は、制御回路（９）から出力されるクロッ
クＣＫに同期して該制御回路（９）から出力されるデー
タＤＡＴＡを取り込むことにより、ＮＭＯＳトランジス
タ（１１）のオンオフを制御する。例えば、データＤＡ
ＴＡが「１」の時、ＮＭＯＳトランジスタ（１１）がオ
ンし、サーマル抵抗（１２）に電流が流れて該サーマル
抵抗（１２）が発熱し、これより用紙にドット印字を行
えることになる。反対に、データＤＡＴＡが「０」の
時、ＮＭＯＳトランジスタ（１１）がオフし、サーマル
抵抗（１２）への電流供給が遮断されて前記用紙にドッ
ト印字が行われることはない。以上の動作を、クロック
ＣＫに同期して行うことにより、所定の文字表示を実現
できる。

【０００６】さて、電源Ｖｄｄが、時刻ｔ０から時刻ｔ
１までの間、瞬間的にサージ等の影響によりノイズが重
畳して変動した場合（例えば５ボルトから比較回路
（１）、インバータ回路（７）（８）を十分に動作可能
な３ボルトへ低下した場合）を考える。この場合、電源
Ｖｄｄの変動は、比較回路（１）の出力がハイレベル又
はローレベルの何れになる様な変動でもよい（この電源
Ｖｄｄの変動はＤフリップフロップ（１０）の＊Ｒ端子
入力にとってハイレベルと認識される）。この場合、前
記積分回路の出力は、時刻ｔ０において抵抗（５）の抵
抗値及びコンデンサ（６）の容量で定まる時定数に従っ
て放電を行い下降する（実線）。その後、時刻ｔ１にお
いて電源Ｖｄｄが正常値（５ボルト）に復帰すると、前
記積分回路の出力は、前記時定数に従って充電を行い上
昇する（二点鎖線）。尚、電源Ｖｄｄが下降している時
刻ｔ０〜ｔ１の間、インバータ回路（７）（８）のスレ
ッショルド電圧Ｖｔｈも電源Ｖｄｄの下降度に応じて低
くなっている為、この間にインバータ回路（７）（８）
が反転動作をすることはない。時刻ｔ１において電源Ｖ
ｄｄが復帰すると、インバータ回路（７）（８）のスレ
ッショルド電圧Ｖｔｈも一気にＶｄｄ／２まで上昇する
が、時刻ｔ１における積分電圧がＶｄｄ／２より大きい
為、この時もインバータ回路（７）（８）は反転動作す
ることはない。これより、インバータ回路（８）の出力
は電源Ｖｄｄと同様に変化し（二点鎖線）、即ちインバ
ータ回路（８）の出力は論理的にはハイレベルであるの
で、Ｄフリップフロップ（１０）はリセットされること
はない。従って、電源Ｖｄｄが時刻ｔ０〜ｔ１まで変動
する場合には、サーマル抵抗（１２）に印字の為の電流
供給を確実に行うことができた。

【０００７】

【発明が解決しようとする課題】ところが、電源Ｖｄｄ
が時刻ｔ０からｔ２まで瞬間的に変動した場合には、以
下に示す問題が生じる。時刻ｔ０になると、前記積分回
路の出力は、前記時定数に従って時刻ｔ２まで放電を行
い下降する（実線）。この時、インバータ回路（７）
（８）のスレッショルド電圧Ｖｔｈは、電源Ｖｄｄの変
動に伴い、時刻ｔ２における積分電圧より小さくなって
おり、インバータ回路（７）（８）が反転動作すること
はない。従って、Ｄフリップフロップ（１０）のＲ入力
は電源Ｖｄｄの変化と同じく変化し（実線）、時刻ｔ０
〜ｔ２の間はリセットされることはない。しかし、時刻
ｔ２を過ぎて電源Ｖｄｄが５ボルトへ復帰すると、イン
バータ回路（７）（８）のスレッショルド電圧も２．５
ボルトまで一気に上昇する。すると、前記積分回路の出
力は、前記時定数に従って充電を開始して上昇し始める
ものの、時刻ｔ３まではインバータ回路（７）のスレッ
ショルド電圧Ｖｔｈ以下となってしまい、インバータ回
路（７）（８）が反転動作を起こしてしまう。この結
果、インバータ回路（８）の出力がローレベルとなり、
Ｄフリップフロップ（１０）は時刻ｔ２〜ｔ３に至るま
でリセットされてしまい、この間の印字動作が禁止され
てしまう問題があった。

【０００８】時刻ｔ２〜ｔ３におけるＤフリップフロッ
プ（１０）のリセット動作を回避するには、時刻ｔ２に
おいて、前記積分回路の積分出力がスレッショルド電圧
Ｖｔｈより大きい状態であれば何ら問題はない。その為
には、前記積分回路の時定数をより大きく設定すればよ
く、即ち抵抗（５）の抵抗値及び／又はコンデンサ
（６）の容量を大きく設定すればよい。しかしながら、
集積回路の内部に値の大きい抵抗（５）及びコンデンサ
（６）を集積化しようとした場合、図３の電源電圧検出
回路を集積化したＩＣを多数製造するに際し、抵抗
（５）の抵抗値及びコンデンサ（６）の容量にばらつき
が発生しやすくなり、この結果、電源電圧Ｖｄｄが同一
時間だけ変動しているにも関わらず、多数の製造ＩＣの
中にはＤフリップフロップ（１０）をリセットしてしま
う意図しないＩＣができてしまう問題があった。

【０００９】そこで、本発明は、電源Ｖｄｄがサージ等
の影響によりノイズが重畳して瞬間的に所定電位まで下
降したとしても、サーマルプリンター等の被制御体の誤
動作を確実に防止できる電源電圧検出回路を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、一方の入力端子に基準電圧が印加されると共に他
方の入力端子に電源電圧に応じた電圧が印加され、前記
基準電圧に対する前記電源電圧の大きさを比較する比較
回路と、前記電源電圧が前記基準電圧より小さくなった
時の前記比較回路の出力が印加されて発振動作を開始す
る発振回路と、前記発振回路の発振出力を計数し、計数
値が所定値に達した時に発生するオーバーフロー出力に
より被制御体の動作を制御する所定ビットから成るカウ
ンタと、を備えた点である。

【００１１】

【作用】本発明によれば、電源電圧がサージ等の影響を
受けてノイズが重畳して変動し、電源電圧が基準電圧よ
り低くなってしまうと（発振回路及びカウンタを動作で
きる範囲内で）、発振回路が比較回路の出力を受けて発
振動作を開始し、カウンタが発振回路から出力される発
振クロックの計数を開始する。ここで、カウンタのビッ
ト数は、予め定められた所定周波数の発振クロックを計
数した時に電源電圧が経験上計測されている最大変動時
間を経過するまでオーバーフロー信号を出力しない様な
ビット数に設定されている。即ち、電源電圧の変動が最
大変動時間未満であれば、被制御体のリセットは確実に
防止できる。

【００１２】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の電源電圧検出回路を示す図である。
尚、図１と図３との間で、同一素子には同一番号を記
し、その説明を省略するものとする。図１において、
（１４）は発振器であり、比較回路（１）の出力が＊Ｅ
（イネーブル）端子と接続され、電源入力が電源Ｖｄｄ
及び接地と接続されている。該発振器（１４）は、比較
回路（１）の出力がローレベルになった時にイネーブル
状態となり、発振を開始する。つまり、電源Ｖｄｄの変
動に伴って抵抗（３）（４）の接続点に生じる分圧値が
基準電圧Ｖｒｅｆ以下となった時に、発振器（１４）は
発振を開始する。また、比較回路（１）の出力がハイレ
ベルの時、即ち、電源Ｖｄｄが正常状態又は該電源Ｖｄ
ｄが変動したとしても抵抗（３）（４）の分圧値が基準
電圧Ｖｒｅｆ以上であり本来の変動とは認められない
時、発振器（１４）はディセーブル状態となり、発振を
禁止された状態となる。尚、電源電圧Ｖｄｄの変動は５
ボルトから３ボルト程度に下降する場合を想定し、電源
電圧Ｖｄｄが３ボルトに下降した時点で比較回路（１）
の出力はハイレベルからローレベルに反転し、発振器
（１４）をイネーブル状態にするものとする。

【００１３】また、（１５）はｎビットから成るカウン
タであり、その入力は発振器（１４）の出力と接続さ
れ、その出力はＤフリップフロップ（１０）のＲ端子と
接続されている。また、該カウンタ（１５）の電源入力
も発振器と共通に電源Ｖｄｄ及び接地と接続されてい
る。該カウンタ（１５）は、比較回路（１）の出力がハ
イレベルとなった時にリセットされ、発振器（１４）も
ディセーブル状態となっている為に計数動作を行うこと
もない。また、該カウンタ（１５）は、比較回路（１）
の出力がローレベルとなった時にリセット解除され、イ
ネーブル状態となって発振動作を開始した発振器（１
４）の発振クロック（の立ち下がり）の計数を開始す
る。そして、該カウンタ（１５）は、発振クロックを２
のｎ乗（２↑ｎと称する）＋１回計数した時にハイレベ
ルのオーバーフロー信号を発生し、Ｄフリップフロップ
（１０）をリセットする。尚、カウンタ（１５）のビッ
ト数は、電源電圧Ｖｄｄが経験上計測されている最大変
動時間だけ発振クロックを計数した時にオーバーフロー
信号を発生できるビット数だけ設けられている。

【００１４】ここで、発振器（１４）及びカウンタ（１
５）は、電源Ｖｄｄが３ボルト程度に下降した程度では
正常動作を持続できる様な設計となっている。以下、図
１の動作を図２の波形図を基に説明する。まず、時刻Ｔ
０から時刻Ｔ１まで電源電圧Ｖｄｄがサージ等の影響を
受けてノイズか重畳し５ボルトから３ボルトへ変動した
場合を考える（尚、本実施例は電源電圧Ｖｄｄの下降電
圧値を３ボルトとして説明しているが、発振器（１４）
及びカウンタ（１５）が動作可能な範囲内であれば何ボ
ルトでもよく、本実施例では説明の簡略上３ボルトを使
用している）。この場合、比較回路（１）の出力ａがロ
ーレベルとなる為、発振器（１４）は発振動作を開始
し、発振クロックｂを出力する。発振器（１４）は発振
動作を開始すると同時にカウンタ（１５）はリセット解
除され、発振クロックｂの立ち下がりを計数し始める。
そして、時刻Ｔ１に至り、電源電圧Ｖｄｄが二点鎖線に
示す如く３ボルトから５ボルトに変動状態から復帰する
と、カウンタ（１５）はオーバーフロー信号ｃを出力す
る状態に至っていない為に、Ｄフリップフロップ（１
０）はリセットされることなく印字動作が継続して行わ
れる。そして、発振器（１４）はディセーブル状態とな
って発振動作を停止すると共にカウンタ（１５）は再び
リセットされる。

【００１５】次に、電源電圧Ｖｄｄが、時刻Ｔ０からオ
ーバーフロー信号ｃを発生する時刻Ｔ２まで変動した場
合を考える。時刻Ｔ０において発振器（１４）が発振動
作を開始すると同時にカウンタ（１５）が計数を開始す
る。そして、時刻Ｔ２になり６００ｎｓｅｃ程度の電源
変動時間が経過すると、カウンタ（１５）が発振クロッ
クｂの立ち下がりを２↑ｎ＋１回計数してハイレベルの
オーバーフロー信号ｃを発生する。この場合、経験上計
測されている電源の最大変動時間を経過してしまってい
る為に、その後の電源の状態変化が予測できない為、こ
の時の電源変動は単なる変動ではなく停電と見做され、
Ｄフリップフロップ（１０）はハイレベルのオーバーフ
ロー信号ｃによりリセットされ、印字動作は禁止され
る。この時、発振器（１４）は発振動作を停止され、カ
ウンタ（１５）はリセットされて計数動作を停止する。

【００１６】以上より、発振器（１４）の発振周波数及
びカウンタ（１５）のビット数で、印字動作を禁止でき
る時間を確実に設定できる。

【００１７】

【発明の効果】本発明によれば、発振回路の発振周波数
及びカウンタを構成するビット数で被制御体をある状態
から他の状態に制御するまでの時間を確実に設定できる
利点が得られる。これにより、従来の抵抗及びコンデン
サから成る積分回路を利用していたが為に、素子のばら
つきにより上記制御時間にばらつきが生じて正確な被制
御体の制御を行うことのできない欠点を解消できる。

【図面の簡単な説明】

【図１】本発明の電源電圧検出回路を示す図である。

【図２】図１の動作を示す波形図である。

【図３】従来の電源電圧検出回路を示す図である。

【図４】図３の動作を示す波形図である。

【符号の説明】

（１） 比較回路 （１４） 発振器 （１５） カウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一方の入力端子に基準電圧が印加される
   と共に他方の入力端子に電源電圧に応じた電圧が印加さ
   れ、前記基準電圧に対する前記電源電圧の大きさを比較
   する比較回路と、 前記電源電圧が前記基準電圧より小さくなった時の前記
   比較回路の出力が印加されて発振動作を開始する発振回
   路と、 前記発振回路の発振出力を計数し、計数値が所定値に達
   した時に発生するオーバーフロー出力により被制御体の
   動作を制御する所定ビットから成るカウンタと、 を備えたことを特徴とする電源電圧検出回路。
2. 【請求項２】 前記被制御体は、前記カウンタのオーバ
   ーフロー出力によりリセットされると共にデジタルデー
   タをクロックに同期して順次出力保持するフリップフロ
   ップと、該フリップフロップの出力によりオンオフする
   スイッチング回路と、該スイッチング回路に直列接続さ
   れる負荷とから成り、前記電源電圧が変動状態から正常
   状態に復帰した時に、前記フリップフロップが誤ってリ
   セットされるのを防止したことを特徴とする請求項１記
   載の電源電圧検出回路。