JPH087550B2 - カラ−グラフイツク制御装置 - Google Patents

カラ−グラフイツク制御装置

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JPH087550B2
JPH087550B2 JP62029491A JP2949187A JPH087550B2 JP H087550 B2 JPH087550 B2 JP H087550B2 JP 62029491 A JP62029491 A JP 62029491A JP 2949187 A JP2949187 A JP 2949187A JP H087550 B2 JPH087550 B2 JP H087550B2
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はマイクロプロセサスクリーンコントローラあ
るいはコンピュータの制御によるラスタ走査カラーディ
スプレイへの夫々のカラー入力用の電気信号値を発生す
るカラーグラフィック制御装置に関する。
（従来の技術） 一般にコンピュータまたはマイクロコンピュータがカ
ラー陰極線管のようなラスタ走査カラーディスプレイユ
ニット上のカラーディスプレイを制御するために必要で
ある。そのようなラスタ走査ディスプレイユニットでは
各走査線は一連のピクセルからなり、各ピクセルについ
て正しいカラーコンポジションをつくるためにピクセル
周波数で陰極線管の赤、青、緑のカラー入力にアナログ
入力信号を供給する必要がある。各ピクセルに必要なこ
のカラーコンポジションはピクセルメモリまたはビット
マップ内に記憶される数値により示すことが出来る。こ
のピクセルメモリからの値はピクセル周波数で読取られ
そして次に陰極線管用の異なったカラー入力の夫々に適
したアナログ信号値に変換されねばならない。カラール
ックアップテーブルはこのためのものである。この場
合、赤、青、緑のカラー値の組合せが各ピクセル値につ
いてルックアップテープルからとり出される。
（発明が解決しようとする問題点） ラスタ走査に一般に用いられる高ピクセル周波数のた
めに集積回路メモリ装置であるカラールックアップテー
ブルから赤、青、緑のカラー値をとり出す場合に問題が
生じる。高いピクセル周波数で動作しうる従来の装置は
比較的高価で消費電力の大きい多くの要素を必要とす
る。
〔発明の構成〕
（問題点を解決するための手段） 本発明の目的は記憶されたピクセル値が高いピクセル
周波数でラスタ走査カラーディスプレイユニット用の夫
々のカラー入力を表わす一連の電気信号を発生するため
に使用出来るようになった安価な、消費電力の少ない、
改良されたディジタル−アナログ信号変換を備えたカラ
ーグラフィック制御装置を提供することである。
更に他の目的は１個の集積回路チップに組込むことの
出来るカラーグラフィック制御装置を提供することであ
る。
本発明の制御装置は次の要件からなる。
イ） 夫々ディジタルカラー値を記憶する複数のアドレ
ス可能なロケーションを有するRAM形のメモリ装置。
ロ） RAMからのディジタルカラー値を受けそして夫々
の異なったカラー値に応じラスタ走査ディスプレイ内の
各ピクセル用の赤、青、緑のカラー値を夫々表わすアナ
ログ電気信号の異なった組合せを発生するディジタル−
アナログ変換装置。
ハ） ラスタ走査の周波数に対応するピクセル周波数を
指示し、そのピクセル周波数での上記アナログ信号の発
生を同期化するためのタイミング制御信号を発生するタ
イミング装置。
ニ） ピクセル周波数で上記ピクセルメモリ装置から一
連のピクセル値を受け、夫々のピクセル値に応じてRAM
の対応ロケーションのアドレスづけおよび変換装置への
供給のためのディジタルカラー値をそのロケーションか
ら読出すためのRAMアクセス装置。
ホ） RAMに接続し、マイクロプロセサあるいは他のコ
ントローラをしてRAMの１以上のロケーションへの異な
ったデイジタルカラー値の書込みを許すように配置され
たインターフェース。
ヘ） RAMロケーションのアドレスづけおよび各ピクセ
ル値についてのディジタルカラー値の読出し用の１以上
のピクセルピリオドからなるサイクル時間でパイプライ
ン効果が達成されるようにRAMのアクセスの各段階を制
御するようになった上記タイミング装置。
また本発明の制御装置は次の要件をもって構成するこ
とが出来る。
イ） 夫々ディジタルカラー値を記憶する複数のアドレ
ス可能なロケーションを有するRAMの形のメモリ装置。
ロ） 夫々RAMから多ビットディジタルカラー値を受け
るように配置され、各カラー値に応じてラスタ走査ディ
スプレイ内の各ピクセルについて対応するアナログ電気
信号を発生する、赤、青、緑の信号用のディジタル−ア
ナログ変換器であって、夫々の変換器は多ビット２進コ
ード化信号を受ける装置と多ビット信号の値に対応する
選ばれた数の電流源を動作させるスイッチ装置を備えた
複数の選択的に動作しうる電流源とを有しており、これ
ら電流源は複数の群とされ各群内のすべての電流源は共
にスイッチされるようになっており、これらは群は多ビ
ット信号の異なった桁のビットに対応する数の電流源を
有し、最大の群が多ビット信号の最大桁のビットより少
ない数の電流源を有し、この多ビット信号を復号化し多
ビット信号のビットの数より大きい数のスイッチ動作信
号を与える復号化装置が設けてあり、各スイッチ作動信
号が夫々の電流源群について設けられている。
ハ） ラスタ走査の周波数に対応するピクセル周波数を
指示しそのピクセル周波数での上記アナログ信号の発生
を同期化するためのタイミング制御信号を発生するタイ
ミング装置。
ニ） ピクセル周波数で上記ピクセルメモリ装置から一
連のピクセル値を受け、夫々のピクセル値に応じて上記
RAMの対応ロケーションのアドレスづけおよび変換装置
への供給のためのディジタルカラー値をそのロケーショ
ンから読出すことを含む多段アクセス動作を実行するた
めのRAMアクセス装置。
ホ） RAMに接続し、マイクロプロセサあるいは他のコ
ントローラに接続してマイクロプロセサまたは他のコン
トローラをしてRAMの１以上のロケーションへの異なっ
たディジタルカラー値の書込みを許すインターフェー
ス。
ヘ） RAMロケーションのアドレスづけおよび各ピクセ
ル値についてのディジタルカラー値の読出し用の１以上
のピクセルペリオドからなるサイクル時間でパイプライ
ン効果が達成されるようにRAMのアクセスの各段階を制
御するようになった上記タイミング装置。
（実施例） この例は走査シーケンス用のピクセル値を記憶するビ
ットマップメモリ11の形のピクセルメモリ装置からとり
出される一連のディジタルピクセル値に応じてラスタ走
査カラーディスプレイユニットへの夫々のカラー入力用
の電気信号値を発生するためのカラーグラフィック制御
装置を与えるものである。このカラーグラフィック制御
装置はピクセルクロック14によりきまるピクセル周波数
でメモリ11からバス13にピクセル値を受けるようになっ
たカラールックアップテーブルチップ12を含む。チップ
12はピクセル値をアナログ電気信号に変換して出力ライ
ン15,16,17に与え、これらラインが夫々カラー陰極線管
21の赤、青、緑の電子銃18,19,20に夫々接続する。チッ
プ12はRAMメモリ22を有し、これはメモリ11から入るピ
クセル値の夫々についてのカラー値をルックアップする
ために用いられ、そして制御マイクロプロセサ23が可能
なピクセル値の夫々についてメモリ22に記憶されたカラ
ー値の制御を可能にする。
この例ではチップ12は複合シリサイド／ドーピングさ
れた多結晶トランジスタゲートと接続材料からなるＮ−
基体CMOSプロセス内の２タブＰ形ウェル上につくられる
１個の集積回路装置からなる。このチップRAM22に加え
てマイクロプロセサインターフェース24、タイミング発
生器25および復号化装置29を備えた３個のディジタル−
アナログ変換器26,27,28を含む。
RAM22は256個のアドレス可能なロケーションを有し、
各ロケーションはカラー値を表わす18ビットワードを保
持する。ピクセル値はピクセルロック14できまるピクセ
ル周波数をもってバス13に供給される。各ピクセル値は
８ビットワードであり、これはRAM22へのアドレスとし
て使用される。各ピクセル値により18ビットワードのデ
ータ値がメモリ22からデコーダ29へのバス30上に与えら
れる。18ビットのデータ値は６ビット３群からなり各群
が赤、青または緑の強度値を表わし、そして対応するデ
ィジタル−アナログ変換器26〜28に送られる。このよう
に各ピクセル値はメモリ22内の256個のカラー値のいず
れかを選ぶことが出来る。タイミング発生器25はアナロ
グ出力信号が同じピクセル周波数でライン15,16,17に供
給されるようにメモリ22、デコーダ29およびディジタル
−アナログ変換器（D/A変換器）のタイミング動作を制
御する。マイクロプロセサ23はインターフェース24によ
り１以上のメモリロケーション22に異なったカラー値を
書込むことが出来る。このようにメモリ22内の256個の
ロケーションは、マイクロプロセサ23とインターフェー
ス24の使用により262、144個までの異なったカラーを与
えることの出来るカラーパレットを形成するために使用
出来る。
場合によっては高いピクセル周波数で動作する必要が
あり、50MHz以上までの周波数が必要となる。これは20n
s以下の時間インターバルでルックアップ動作を行なう
ことである。この例では高速サイクル時間はRAM用のア
ドレスデコードおよびRAM内のメモリセルからのデータ
の読出しが２ピクセルクロックサイクルにわたる多段動
作として完了するようにパイプライン化されたRAMアク
セスを用いて達成される。これは第２図について詳述す
る。インターフェース24はチップ12とマイクロプロセサ
23間の通信を簡略化しそして全体としてパイプラインピ
クセルクロックとは非同期である。
RAM22とメモリアクセス処理を第２図について詳述す
る。RAMは夫々36コラム、64列の２個のメモリアレイを
有するスタティックRAMである。これらアレイを33と34
で示してある。各コラムは一対のビットライン35により
コラムマルチプレクサ36に接続する。このコラムマルチ
プレクサは２方向バス37により、データの入力および出
力用の２方向バス39を有するセンス増幅器38に接続す
る。各列は列デコーダ40に接続する。バス13はメモリ11
からピクセル値を供給するものであるが、これもバス40
に接続する。バス40は８ビットの書込アドレス値を与え
るためのインターフェース24に接続する。バス13と40は
８ビット信号を与え、これは４個のプリデコーダ41〜44
の夫々に２ビットを与えるように分割される。３個のプ
リデコーダは列デコーダ40への４本の出力ライン45に夫
々信号を与えるように受入れた２個のビットをデコード
する。１個のプリデコーダ41はコラムマルチプレクサ36
への４本のライン46に信号を与える。それ故列デコーダ
40は12本のライン45に信号を受け、それらを64列ライン
の１つを選択するようにデコードする。このコラムマル
チプレクサは４本のライン46上の信号に応じたコラム選
択を行なう。18ビットが各アドレス動作についてアクセ
スされるようにこれが４コラムの群におけるアクセスさ
れるべきものを選択する。センス増幅器38はバス13上の
ピクセル値に応じてメモリアレイ内のアクセスされたメ
モリセルの記憶状態を決定し、あるいはバス40上のイン
ターフェースからのアドレスに応じてインターフェース
24からのデータの書込みを許す。
RAMのアクセスはタイミング発生器25の制御のもとで
時間制御されたシーケンスで行なわれる。CRT21内のラ
スタ走査に必要なピクセル周波数は第６図に示すパルス
列をタイミング発生器25に与えるピクセルロック14によ
り示される。タイミング発生器25は必要なシステムクロ
ックパルスを与えそれらを第７図に示している。第７図
において上側のパルスシーケンスはPHI I、下側のパル
スシーケンスをPHI IIで示されている。クロックパルス
PHI IおよびPHI IIは48と49で示されており、単安定パ
ルス幅を変えるために２相クロック発生器を介し内縁で
トリガーされる単安定回路を用いることにより発生され
る２相の重複しないクロックを形成する。このようにク
ロック信号48と49はピクセルクロック列50内の各パルス
の立上り縁で決定されるが、ピクセルクロック列内の各
パルスの幅には依存しない。これらシステム用クロック
パルスは第２図のメモリアレイに加えられる。メモリア
クセス動作は２ピクセルパルスにまたがる多段動作であ
り、第７図に示すようにアドレスは信号PHI IIが低値と
なりプリデコードが行なわれる点ａでプリデコーダ41〜
44にラッチされる。信号PHI IIが点ｂで低となると、プ
リデコードされた列ラインがラッチされ、列デコードが
コラム選択と同様に行なわれる。信号PHI Iが点ｃで再
び低となると、アクセスされた列がラッチされ、メモリ
アレイ内のワードラインが駆動される。信号PHI IIが点
ｄで再び低となると、センス増幅器49がビットライン35
上の信号値を検知しそしてバス39を通じてデータを出
す。それ故RAMのアクセスは２ピクセルペリオドにまた
がるパイプライン内で連続するステージが行なわれるパ
イプライン動作として行なわれる。
センス増幅器38からのバス39はデコーダ29からのバス
30とインターフェース24からのデータバス51に接続す
る。バス30はビットマップメモリ11からのピクセル値に
対応するカラー強度値を表わすRAM22からの18ビットを
並列に供給する。D/A変換を第４図について詳述する。
図示のようにバス30からの18並列ビットはデコーダ54に
入る赤信号を表わす６ビット、デコーダ55に入る青信号
を表わす６ビット、およびデコーダ56に入る緑信号を表
わす６ビットからなる。第４図のデコーダ54,55,56は第
１図のデコーダユニット29を形成する。そして、第４図
に示されるように、各デコーダはマルチビットに相当す
る６つの入力、およびスイッチ作動信号（59、60、61）
の数に相当する７つの出力を有する。したがって、スイ
ッチ作動信号（７）はマルチビット信号のビット数
（６）よりも大きい。夫々のデコーダは入来信号をデコ
ードしてD/A変換器62,63,64に夫々接続する７本の２進
信号ライン59,60,61に出力を発生する。夫々のD/A変換
器は同じであり赤信号を処理するユニット62のみを詳述
する。DAC62は複数の電流源からなりこれはディジタル
入力に対応するアナログ電圧を発生するように選択的に
切換えられる。夫々の電流源は標準電流単位を与える。
これら電流源は種々の大きさの群へとグループ化され、
１つの群内のすべての電流源は一つの単位として切換え
られる。第１群65は１個の電流源からなりオンとなると
１単位の電流を与える。群66は２単位の電流を与える。
同様に群67は４個の電流源を含み４単位の電流を、群68
は８個の電流源８単位、群69は16個の電流源で16単位の
電流を夫々与える。各群はデコーダ54からの７本の出力
ライン59の１個に接続するスイッチ制御装置を有する。
これらを72〜77で示しており、スイッチ72はデコーダ54
の出力の最小桁のビット、スイッチ77は最大桁のビット
に対応する。それ故、群65,66,67,68,69はそれらのスイ
ッチを制御する出力ライン59のディジタル値に対応する
序々に増大する電流値をもつことがわかる。しかしなが
ら群70と71はこのパターンには入らず、デコーダ54の出
力の最大桁のディジタル値より小さい16個の電流源とな
っている。これはディジタル入力の変化を表わすべくア
ナログ出力を変えるために任意の時点で切換えられうる
電流源の最大数を制限するためである。これについては
第５図により詳述する。
第５図は第４図のD/A変換器に用いられるいくつかの
電流源の詳細を示す。特定の基準電流IREFが外部電源か
らライン79に与えられる。これはライン82上に適当な基
準電圧を与えるように構成された複数の並列トランジス
タ80〜81のゲートに加えられる。この基準電圧は次に第
１電流源を形成するトランジスタ65のゲートに加えられ
る。第２電流源66を形成するトランジスタ83,84のよう
な他の電流源が並列に接続され、夫々のゲートが基準電
圧82に接続される。他のトランジスタ83,84も同様に接
続されて群として第４図で述べた他の電流源を形成す
る。高品質のカラーディスプレイを与えるために、線形
のD/A変換を与えることが大切であり、そして電流源と
して用いるトランジスタの有限のコンダクタンスのため
に安定化回路85が夫々の電流源に設けられる。これはト
ランジスタ65と直列にトランジスタ86を入れて形成され
る。そのゲートはスイッチ信号72の制御を受けるトラン
ジスタスイッチ87に接続する。これはトランジスタ86の
ゲートを電流源がオフとされたとき５ボルト給電ライン
88に、あるいはオンとなったときに差動増幅器89の出力
に接続する。増幅器89の１方の入力は基準電圧ライン82
に、他方の入力はトランジスタ65と86の中間点90に接続
する。点90の電位を変えるように他の電流源をオン−オ
フする場合には増幅器89は点90の電位を所望値に回復す
るようにトランジスタ86のゲート電位を変化させる。こ
のように電流源65からのライン91上の出力である１単位
の電流が安定化されそしてオンとされる電流源の数には
実質的に無関係となる。トランジスタ83と84のような以
降の電流源の夫々は同様な安定化回路85を有するが、こ
の場合にはスイッチ87がリンクされてライン73上のスイ
ッチ信号により共に切換えられるようにされる。
D/A変換器に加えられるディジタル信号に変化がある
ときにはアナログ出力に望ましくないスパイクが生じ
る。これはデータのスキューを生じさせるD/A変換器へ
のデータ入力の不規則なそう入によるものであり、また
これは電流源を形成するトランジスタの非対称なオン−
オフ特性によっても生じる。上記の構成はそのような現
象をユニット54,55,56によるデコード並びにD/A変換器
内の電流源群の限られた大きさにより減少させるもので
ある。第４図の構成ではデコーディングは第７図の波形
PHI Iに応じて時間制御される。デコードされた出力は
第７図の点ｅに示すように波形48の値の降下に応じてラ
イン59,60,61に与えられる。D/A変換器内の電流源の動
作はアナログ出力が信号PHI IIが第７図の点ｆで示すよ
うに低レベルとなるとき発生されるように信号PHI IIに
より制御される。それ故D/A変換はメモリへのアクセス
とアナログ出力信号の発生の全パイプライン動作が３ピ
クセルペリオドにわたるパイプラインをもってピクセル
周波数に同期して行なわれるように、メモリアクセスで
開始するパイプライン動作を伸長する。D/A変換器への
ライン59,60,61に信号を出す前にデコードを行なうこと
により、D/A変換器のスイッチへのデータ入力はすべて
の電流源の入力への印加によりシステムのクロックに関
連して再整合される。更に、トランジスタの非対称のオ
ン−オフ特性によるスパイクはこの例では32である最大
桁のビットに対応する１つの電流源群をスイッチする必
要性をなくすことにより低減される。第４図の例ではデ
コーダ54は出力ライン０〜６を有する。ライン０上の出
力は１つの電流源を動作させる。ライン１の出力は２
個、ライン２の出力は４個、ライン３の出力は８個、ラ
イン４の出力は16個を作動させ、このライン４の出力は
デコーダ54のライン４または５の入力の論理和によるも
のである。ライン５の出力はライン５の入力によるもの
であり16個の電流源を作動させ、ライン６の出力はデコ
ーダ54のライン４または５の入力の論理積により発生し
て16個の電流源を作動させる。このように非対称のトラ
ンジスタ特性のスパイク現象へ影響を少なくするように
16より大きい電流単位のブロックをスイッチさせること
なく64個の異なったディジタル入力の任意のものを表わ
すアナログ値を選ぶことが出来る。
RAM22は１時に256色のデータを保持出来るが、これら
はインターフェース24を通じてマイクロプロセサ23から
異なったカラー値を書込むことにより変えることが出来
る。マイクロプロセサはピクセル周波数よりかなり低い
速度でインターフェースと通信しうるのであり、この例
はピクセル周波数とは非同期にマイクロプロセサをして
インターフェースにデータを入れうるようにする。マイ
クロプロセサはデータバッファ96に入るデータバス93に
よりインターフェースに接続する。これはまたレジスタ
セレクトライン94と書込み制御ライン95にも接続する。
書込制御ライン95は書込バッファ97に接続し、これがイ
ンターフェースにマイクロプロセサがデータ書込みを許
されるペリオドを制御する。書込バッファ97は信号をレ
ジスタセレクトデコーダ88に供給し、これはマイクロプ
ロセサ23からデータバッファに送られたデータがアドレ
スレジスタ99に供給されるかデータレジスタ100に供給
されるかを選択するためにレジスタセレクトライン94に
より制御される。RAM22に新しいカラー値を書込む場合
にはアドレスレジスタ99にRAM22内の第１アドレスが入
れられ、RAMには新しいカラー値が書込まれる。新しい
カラー値は次にデータバッファ96を介してデータレジス
タ100に入れられる。３個のレジスタ100,101,102のため
に３個の連続するバイトが供給される。レジスタ100,10
1,102内の夫々のバイトの下６ビットは18ビットバッフ
ァ103に送られる。この18ビットワードは赤、青、緑の
カラー値を表わす６ビット３群で構成される。バイトカ
ウンタ104,105,106が３バイトの入ったことを示すとき
は、信号が同期化装置107に送られる。この装置はタイ
ミング発生器25からシステムクロック信号108も受け
る。装置107はセンス増幅器38へのライン109に書込信号
を与え、書込アドレスはアドレスレジスタ99からバス40
に与えられて次の同期ピクセルペリオドのはじめに書込
動作がレジスタ99の内容により示されるアドレスに行な
われる。RAM22に書込まれるデータはバッファ103からバ
ス110に与えられる。このバスはセンス増幅器38に接続
した入力データバス39に接続する。装置107はレジスタ9
9からバス40へのアドレスデータの供給を制御するため
の信号ライン111を有する。これは更にライン112を有
し、これは各書込動作後のアドレスの増加に使用され
る。他の３個のカラー値をこのように新しいアドレスを
与えることなく制御マイクロプロセサにより与えること
が出来る。RAMの次の更新用のアドレスは新しく増加し
た値である。このシーケンスは無限にくり返すことが出
来る。
〔発明の効果〕
第３図のインターフェースを用いることによりマイク
ロプロセサはピクセルロック信号を参照することなく非
同期的にインターフェースと連絡出来る。しかし、同期
化装置107はピクセルクロックで制御されるパイプライ
ン動作と同期してインターフェースからの書込動作を行
なうようにする。
パイプライン動作の使用により、所望のアナログ信号
が、ビットマップメモリ11内の元のピクセル値からのア
ナログ信号の発生は３つのピクセルペリオドにわたる
が、所望のピクセル周波数で陰極線管の入力に供給出来
る。メモリ11と陰極線管21の入力との間の遅延は新しい
値が所望のピクセル周波数で供給されるのであれば重要
ではない。これは簡単なカラールックアップテーブルチ
ップ12の使用を可能にし、１ピクセルペリオド内で１つ
の動作でアクセス可能なメモリを必要としない。この実
施例はまた60mW未満の低消費電力のものである。
【図面の簡単な説明】
第１図は本発明のカラーグラフィック制御装置のブロッ
ク図、第２図は第１図のメモリの詳細ブロック図、第３
図は第１図のマイクロプロセサインターフェースの詳細
ブロック図、第４図は第１図のD/A変換器の詳細図、第
５図は第４図のD/A変換器に用いられる電流源群を示す
図、第６図はピクセル周波数パルス列を示す図、第７図
は第１図を構成に用いるためのピクセル周波数からとり
出された２つのタイミング信号を示す図である。 11……ビットマップメモリ、12……チップ、21……カラ
ー陰極線管、22……RAM、23……マイクロプロセサ、24
……インターフェース、25……タイミング発生器、26,2
7,28……D/A変換器、29……デコーダ。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】下記要件イ）ないしヘ）すなわち、 イ） 夫々ディジタルカラー値を記憶する複数のアドレ
    ス可能なロケーションを有するRAMの形のメモリ装置、 ロ） 上記RAMからのディジタルカラー値を受け、夫々
    の異なったカラー値に応じてラスタ走査ディスプレイ内
    の各ピクセル用の赤、青および緑のカラー値を夫々表わ
    すアナログ電気信号の異なった組合せを発生するディジ
    タル−アナログ変換装置、 ハ） ラスタ走査の周波数に対応するピクセル周波数を
    指示し、そのピクセル周波数での上記アナログ信号の発
    生を同期化するためのタイミング制御信号を発生するタ
    イミング装置、 ニ） ピクセル周波数で上記ピクセルメモリ装置から一
    連のピクセル値を受け、夫々のピクセル値に応じて上記
    RAMの対応ロケーションのアドレスづけおよび上記変換
    装置への供給のためのディジタルカラー値をそのロケー
    ションから読出すことを含む多段アクセス動作を実行す
    るためのRAMアクセス装置、 ホ） 上記RAMに接続し、そしてマイクロプロセサある
    いは他のコントローラに接続して上記マイクロプロセサ
    あるいは他のコントローラをしてRAMの１以上のロケー
    ションへの異なったデイジタルカラー値の書込みを許す
    ように配置されたインターフェース、および ヘ） RAMロケーションのアドレスづけおよび各ピクセ
    ル値についてのディジタルカラー値の読出し用の１以上
    のピクセルピリオドからなるサイクル時間でパイプライ
    ン効果が達成されるようにRAMのアクセスの各段階を制
    御するようになった上記タイミング装置、 をそなえる、走査シーケンスについてのピクセル値を記
    憶するピクセルメモリ装置から取り出される一連のピク
    セル値に応じてラスタ走査カラーディスプレイ・ユニッ
    トへの夫々のカラー入力についての電気信号を発生する
    ためのカラーグラフィック制御装置であって、 前記ディジタル−アナログ変換装置は、 アナログ信号への変換用のディジタルカラー値を表わす
    多ビット２進コード化信号を受ける装置と、この多ビッ
    ト信号の値に対応した選ばれた数の電流源を動作させる
    ためのスイッチ装置を有する複数の選択的に動作しうる
    電流源とを含み、これら電流源は複数の群にグループ化
    され、１つの群内のすべての電流源が共に切換えられる
    ようになっており、これら群は上記多ビット信号の異な
    った桁のビットに対応する数の電流源を有し、最大の群
    が多ビット信号の最大桁ビットより小さいビットを表わ
    す数の電流源を有しており、この多ビット信号を復号化
    してその多ビット信号内のビット数より大きい多数のス
    イッチ作動信号を与えるためのデコーダが設けられ、夫
    々のスイッチ作動信号は夫々の電流源群について設けら
    れ、それにより任意の時点で切換られる必要のある任意
    の電流源群の大きさを減少するごとくなったカラーグラ
    フィック制御装置。
  2. 【請求項２】前記タイミング装置は、 夫々のアクセス動作が２つの連続するピクセルピリオド
    にわたるようにRAMのアクセスを制御するように構成さ
    れるごとくなった特許請求の範囲第１項記載の制御装
    置。
  3. 【請求項３】前記インターフェースは、 上記RAMへの書込に用いるマイクロプロセサまたは他の
    コントローラからデータを受けるための一時記憶装置
    と、 この一時記憶装置へのデータ挿入制御のためのアクセス
    装置とを含み、 このアクセス装置がピクセル周波数とは無関係に動作可
    能であってマイクロプロセサまたは他のコントローラか
    らインターフェースへのデータの同期挿入を可能にする
    ごとくなった特許請求の範囲第１項記載の制御装置。
  4. 【請求項４】前記一時記憶装置は、 RAMアドレスを保持する装置と、RAMアドレスに書込まれ
    るべきディジタルカラー値を保持する装置を含むごとく
    なった特許請求の範囲第３項記載の制御装置。
  5. 【請求項５】各書込動作後に前記一時記憶装置内のRAM
    アドレスを増分させるための装置を有する特許請求の範
    囲第４項記載の制御装置。
  6. 【請求項６】前記タイミング装置はピクセル周波数の信
    号を与えるピクセルクロックを含み、前記インターフェ
    ースがタイミング装置からタイミング信号を受けるよう
    になった同期化装置を含み、インターフェースからRAM
    への書込動作がピクセルロックと同期化されるごとくな
    った特許請求の範囲第１項ないし第５項のいづれかに記
    載の制御装置。
  7. 【請求項７】書込動作は、１ピクセルピリオド以上のサ
    イクル時間を有する多段動作であり、 各段は、パイプライン効果がピクセル周波数の１以上の
    ピリオドにわたりピクセルロックと同期しての書込中達
    成されるようにタイミング装置により制御されるごとく
    なった特許請求の範囲第６項記載の制御装置。
  8. 【請求項８】各電流源は、前記基準電圧をゲート電圧と
    する第１トランジスタから成り、 前記安定化装置は、この第１トランジスタを通る電流の
    変動に応答すると共に、この第１トランジスタと直列の
    他のトランジスタのゲートに補償電圧を与えるようにな
    った差動増幅回路装置から成る、特許請求の範囲第１項
    ないし第７項のいづれかに記載の制御装置。
  9. 【請求項９】前記RAM、インターフェースおよびディジ
    タル−アナログ変換装置は、１個の集積回路装置に形成
    されるごとくなった特許請求の範囲第１項ないし第８項
    のいづれかに記載の制御装置。
  10. 【請求項１０】前記RAM内の夫々のアドレス可能なロケ
    ーションは、18ビットワードを記憶するように構成さ
    れ、このワードは赤、青、緑のカラー値を夫々表わす６
    ビット３群からなる特許請求の範囲第１項ないし第９項
    のいづれかに記載の制御装置。
  11. 【請求項１１】前記RAMは、256個のアドレス可能なワー
    ドロケーションを与えるごとくなった特許請求の範囲第
    10項記載の制御装置。
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