JPH0878604A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
- Publication number
- JPH0878604A JPH0878604A JP6206445A JP20644594A JPH0878604A JP H0878604 A JPH0878604 A JP H0878604A JP 6206445 A JP6206445 A JP 6206445A JP 20644594 A JP20644594 A JP 20644594A JP H0878604 A JPH0878604 A JP H0878604A
- Authority
- JP
- Japan
- Prior art keywords
- inner lead
- coining
- semiconductor element
- lead
- element mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】工数を増加することなく容易に位置精度の高い
インナリードの先端部が得られ、ワイヤボンディング工
程で高い歩留が得られる半導体装置用リードフレームを
提供する。 【構成】インナリード１先端部のコイニングエリア３の
外側境界面がインナリード１の長手方向の中心軸に対し
て垂直になる様にコイニングを施すことにより、先端部
の内部応力を均等に分配して歪によるインナリード１の
変形を防止し金属細線の結線工程での歩留を向上させ
る。
インナリードの先端部が得られ、ワイヤボンディング工
程で高い歩留が得られる半導体装置用リードフレームを
提供する。 【構成】インナリード１先端部のコイニングエリア３の
外側境界面がインナリード１の長手方向の中心軸に対し
て垂直になる様にコイニングを施すことにより、先端部
の内部応力を均等に分配して歪によるインナリード１の
変形を防止し金属細線の結線工程での歩留を向上させ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置用リードフレ
ームに関し、特にインナリード先端部にコイニイングエ
リアを有する半導体装置用リードフレームに関する。
ームに関し、特にインナリード先端部にコイニイングエ
リアを有する半導体装置用リードフレームに関する。
【０００２】
【従来の技術】従来、この種の半導体装置用リードフレ
ーム（以下Ｌ／Ｆと記す）は、打抜き金型で複数のリー
ドと半導体素子搭載部を形成した後、半導体素子の電極
とインナリードとを接続する金属細線の結線工程の歩留
を向上させる為に、幅を広くしかつ平坦度を保つように
コイニング（平押し）を施しコイニングエリアを形成し
ている。コイニングの方法としては、図２に示す様に、
複数のインナリード１の先端部を０．５〜１．０ｍｍ程
度の長さでそれぞれのコイニングエリア３の外側の境界
が半導体素子搭載部２の各辺と平行になるように施され
ている。
ーム（以下Ｌ／Ｆと記す）は、打抜き金型で複数のリー
ドと半導体素子搭載部を形成した後、半導体素子の電極
とインナリードとを接続する金属細線の結線工程の歩留
を向上させる為に、幅を広くしかつ平坦度を保つように
コイニング（平押し）を施しコイニングエリアを形成し
ている。コイニングの方法としては、図２に示す様に、
複数のインナリード１の先端部を０．５〜１．０ｍｍ程
度の長さでそれぞれのコイニングエリア３の外側の境界
が半導体素子搭載部２の各辺と平行になるように施され
ている。
【０００３】しかしながら、この種のＬ／Ｆは、それぞ
れのインナリード１の形状にも拘わらず、一様にコイニ
ングエリア３の外側の境界が半導体素子搭載部２の各辺
と平行になるように形成されているので、インナリード
１に施されたコイニングに起因する内部応力のため、イ
ンナリード１に歪が発生し先端部の高さ方向の位置精度
のばらつきが大きく、このばらつきによりワイヤボンデ
ィング工程における歩留が悪いという問題点があった。
具体的には、１６０ピンＱＦＰ用Ｌ／Ｆで先端部の高さ
方向のばらつきが（＋）方向で最大１８０μｍ，（−）
方向で最大１５０μｍで、１０，０００ワイヤ当りの不
良率が約２％程度であった。
れのインナリード１の形状にも拘わらず、一様にコイニ
ングエリア３の外側の境界が半導体素子搭載部２の各辺
と平行になるように形成されているので、インナリード
１に施されたコイニングに起因する内部応力のため、イ
ンナリード１に歪が発生し先端部の高さ方向の位置精度
のばらつきが大きく、このばらつきによりワイヤボンデ
ィング工程における歩留が悪いという問題点があった。
具体的には、１６０ピンＱＦＰ用Ｌ／Ｆで先端部の高さ
方向のばらつきが（＋）方向で最大１８０μｍ，（−）
方向で最大１５０μｍで、１０，０００ワイヤ当りの不
良率が約２％程度であった。
【０００４】この問題点を解決するため、特開平４−５
７３４７号公報では、多数のインナリードの内端が複数
本ずつ一体に接続されたＬ／Ｆ内端の接続部分を含む内
端部近傍に設けられた、または、Ｌ／Ｆ内端の接続部分
をより外側の内側位置とこの内側位置より外側の外側位
置とにより定められたインナリードのコイニングエリア
３にコイニングを施したＬ／Ｆと、このＬ／Ｆにコイニ
ングを施した後に焼鈍を行いコイニングの際の内部応力
を除去するＬ／Ｆの製造方法を提案している。
７３４７号公報では、多数のインナリードの内端が複数
本ずつ一体に接続されたＬ／Ｆ内端の接続部分を含む内
端部近傍に設けられた、または、Ｌ／Ｆ内端の接続部分
をより外側の内側位置とこの内側位置より外側の外側位
置とにより定められたインナリードのコイニングエリア
３にコイニングを施したＬ／Ｆと、このＬ／Ｆにコイニ
ングを施した後に焼鈍を行いコイニングの際の内部応力
を除去するＬ／Ｆの製造方法を提案している。
【０００５】
【発明が解決しようとする課題】上述したＬ／Ｆは、コ
イニング後に焼鈍を行うのでＬ／Ｆ全体が軟化し、後の
めっき工程や接続部の切落し工程での取扱いや搬送中に
Ｌ／Ｆの変形が発生し易いという問題点がある。
イニング後に焼鈍を行うのでＬ／Ｆ全体が軟化し、後の
めっき工程や接続部の切落し工程での取扱いや搬送中に
Ｌ／Ｆの変形が発生し易いという問題点がある。
【０００６】また、焼鈍工程が余分に必要となり、Ｌ／
Ｆの加熱、冷却の工数が増加するという問題点もある。
Ｆの加熱、冷却の工数が増加するという問題点もある。
【０００７】本発明の目的は、工数を増加することなく
容易に位置精度の高いインナリードの先端部が得られ、
ワイヤボンディング工程で高い歩留が得られる半導体装
置用リードフレームを提供することにある。
容易に位置精度の高いインナリードの先端部が得られ、
ワイヤボンディング工程で高い歩留が得られる半導体装
置用リードフレームを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、半導体素子を
搭載する平面四角状の半導体素子搭載部と、この半導体
素子搭載部を四隅で支持する吊りピンと、前記半導体素
子搭載部の周囲に間隔をおいて配置された複数のインナ
リードと、この複数のインナリードのそれぞれの先端部
に形成されたコイニングエリアとを有する半導体装置用
リードフレームにおいて、前記コイニングエリアの外側
境界が前記インナリードの長手方向の中心軸に対して垂
直に形成されている。
搭載する平面四角状の半導体素子搭載部と、この半導体
素子搭載部を四隅で支持する吊りピンと、前記半導体素
子搭載部の周囲に間隔をおいて配置された複数のインナ
リードと、この複数のインナリードのそれぞれの先端部
に形成されたコイニングエリアとを有する半導体装置用
リードフレームにおいて、前記コイニングエリアの外側
境界が前記インナリードの長手方向の中心軸に対して垂
直に形成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１（ａ），（ｂ）は本発明の一実施例の
要部平面図およびそのコイニングエリアの部分拡大斜視
図である。本実施例は、図１（ａ），（ｂ）に示す様
に、まず、Ｌ／Ｆの打ち抜き金型で打ち抜き、平面四角
形状の半導体素子を搭載する半導体素子搭載部２とその
周囲に複数のインナリード１を形成する。半導体素子搭
載部２は四隅で吊りピン４により支持されている。次
に、インナリード１先端部に半導体素子の電極とインナ
リード１との金属細線の結線工程での歩留を向上させる
為に幅を広くしかつ平坦度を保つためにコイニングエリ
ア３にコイニングを施す。コイニングはコイニングエリ
ア３の外側境界面がインナリード１の長手方向の中心軸
に対して垂直になる様に施す。
要部平面図およびそのコイニングエリアの部分拡大斜視
図である。本実施例は、図１（ａ），（ｂ）に示す様
に、まず、Ｌ／Ｆの打ち抜き金型で打ち抜き、平面四角
形状の半導体素子を搭載する半導体素子搭載部２とその
周囲に複数のインナリード１を形成する。半導体素子搭
載部２は四隅で吊りピン４により支持されている。次
に、インナリード１先端部に半導体素子の電極とインナ
リード１との金属細線の結線工程での歩留を向上させる
為に幅を広くしかつ平坦度を保つためにコイニングエリ
ア３にコイニングを施す。コイニングはコイニングエリ
ア３の外側境界面がインナリード１の長手方向の中心軸
に対して垂直になる様に施す。
【００１１】この様にコイニングエリア３を形成するこ
とによってコイニングによる先端部の内部応力は長手方
向の中心軸に対して均等に分配され歪によるインナリー
ド１先端部の変形は軽減され、１６０ピンのＱＦＰ用Ｌ
／Ｆで、先端の高さ方向のばらつきが従来（＋）方向で
最大１８０μｍ，（−）方向で１５０μｍあったものを
（＋）方向で最大９０μｍ（−）方向で６０μｍに、１
０，０００ワイヤ当りの不良率約２％を約０．０５％程
度に激減させることができる。
とによってコイニングによる先端部の内部応力は長手方
向の中心軸に対して均等に分配され歪によるインナリー
ド１先端部の変形は軽減され、１６０ピンのＱＦＰ用Ｌ
／Ｆで、先端の高さ方向のばらつきが従来（＋）方向で
最大１８０μｍ，（−）方向で１５０μｍあったものを
（＋）方向で最大９０μｍ（−）方向で６０μｍに、１
０，０００ワイヤ当りの不良率約２％を約０．０５％程
度に激減させることができる。
【００１２】
【発明の効果】以上説明したように本発明は、インナリ
ード先端部のコイニングエリアの外側境界面がインナリ
ードの長手方向の中心軸に対して垂直になる様にコイニ
ングを施すことにより先端部の内部応力を均等に分配し
て歪によるインナリードの変形を防止し金属細線の結線
工程の歩留を向上できる効果がある。
ード先端部のコイニングエリアの外側境界面がインナリ
ードの長手方向の中心軸に対して垂直になる様にコイニ
ングを施すことにより先端部の内部応力を均等に分配し
て歪によるインナリードの変形を防止し金属細線の結線
工程の歩留を向上できる効果がある。
【図１】（ａ），（ｂ）は本発明の一実施例の要部平面
図およびそのコイニングエリアの部分拡大斜視図であ
る。
図およびそのコイニングエリアの部分拡大斜視図であ
る。
【図２】（ａ），（ｂ）は従来のＬ／Ｆの一例の要部平
面図およびそのコイニングエリアの部分拡大斜視図であ
る。
面図およびそのコイニングエリアの部分拡大斜視図であ
る。
１ インナリード ２ 半導体素子搭載部 ３ コイニングエリア ４ 吊りピン
Claims (1)
- 【請求項１】 半導体素子を搭載する平面四角状の半導
体素子搭載部と、この半導体素子搭載部を四隅で支持す
る吊りピンと、前記半導体素子搭載部の周囲に間隔をお
いて配置された複数のインナリードと、この複数のイン
ナリードのそれぞれの先端部に形成されたコイニングエ
リアとを有する半導体装置用リードフレームにおいて、
前記コイニングエリアの外側境界が前記インナリードの
長手方向の中心軸に対して垂直に形成されていることを
特徴とする半導体装置用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206445A JPH0878604A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206445A JPH0878604A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878604A true JPH0878604A (ja) | 1996-03-22 |
Family
ID=16523500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206445A Pending JPH0878604A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878604A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG106590A1 (en) * | 1999-10-15 | 2004-10-29 | Amkor Technology Inc | Semiconductor package leadframe assembly and method of manufacture |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208654A (ja) * | 1986-03-07 | 1987-09-12 | Shinko Electric Ind Co Ltd | リ−ドフレ−ム |
| JPH03142959A (ja) * | 1989-10-30 | 1991-06-18 | Hitachi Cable Ltd | リードピンの高位置精度を有するリードフレーム |
| JPH03230556A (ja) * | 1990-02-06 | 1991-10-14 | Matsushita Electron Corp | 半導体装置用リードフレーム |
-
1994
- 1994-08-31 JP JP6206445A patent/JPH0878604A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208654A (ja) * | 1986-03-07 | 1987-09-12 | Shinko Electric Ind Co Ltd | リ−ドフレ−ム |
| JPH03142959A (ja) * | 1989-10-30 | 1991-06-18 | Hitachi Cable Ltd | リードピンの高位置精度を有するリードフレーム |
| JPH03230556A (ja) * | 1990-02-06 | 1991-10-14 | Matsushita Electron Corp | 半導体装置用リードフレーム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG106590A1 (en) * | 1999-10-15 | 2004-10-29 | Amkor Technology Inc | Semiconductor package leadframe assembly and method of manufacture |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |