JPH0883235A - Ｃｐｕシステム - Google Patents
ＣｐｕシステムInfo
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- JPH0883235A JPH0883235A JP21722594A JP21722594A JPH0883235A JP H0883235 A JPH0883235 A JP H0883235A JP 21722594 A JP21722594 A JP 21722594A JP 21722594 A JP21722594 A JP 21722594A JP H0883235 A JPH0883235 A JP H0883235A
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- Japan
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- unit
- address
- cpu
- access
- units
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Abstract
(57)【要約】 （修正有）
【目的】 複数のＩ／Ｏユニットを効率よくアクセスで
きるＣＰＵシステムの提供。 【構成】 ＣＰＵユニット１と、複数のＩ／Ｏユニット
１１，１２，２１，２２とがシステムの共通バス１００
を介して相互に接続すると共に、Ｉ／Ｏアドレス空間の
複数のＩ／Ｏアドレスを共通のグループアドレスでグル
ープ分けすると共に、各Ｉ／ＯユニットはＣＰＵユニッ
トから送られるグループアドレスの一致と、ユニットア
ドレス又は共通アドレスの一致とが共に検出された場合
にＩ／Ｏアクセスを付勢されるように構成されている。
又は、Ｉ／Ｏアドレス空間を構成するｍ＋ｎビットのア
ドレスビット情報をｍ行ｎ列のマトリクス配列よりなる
各Ｉ／Ｏユニットに対応させると共に、各Ｉ／Ｏユニッ
トはＣＰＵユニットから送られるｉ行（ｉ＝１〜ｍ）及
びｊ列（ｊ＝１〜ｎ）のアドレスビット情報が共にアク
ティブであることによりＩ／Ｏアクセスが付勢される。
きるＣＰＵシステムの提供。 【構成】 ＣＰＵユニット１と、複数のＩ／Ｏユニット
１１，１２，２１，２２とがシステムの共通バス１００
を介して相互に接続すると共に、Ｉ／Ｏアドレス空間の
複数のＩ／Ｏアドレスを共通のグループアドレスでグル
ープ分けすると共に、各Ｉ／ＯユニットはＣＰＵユニッ
トから送られるグループアドレスの一致と、ユニットア
ドレス又は共通アドレスの一致とが共に検出された場合
にＩ／Ｏアクセスを付勢されるように構成されている。
又は、Ｉ／Ｏアドレス空間を構成するｍ＋ｎビットのア
ドレスビット情報をｍ行ｎ列のマトリクス配列よりなる
各Ｉ／Ｏユニットに対応させると共に、各Ｉ／Ｏユニッ
トはＣＰＵユニットから送られるｉ行（ｉ＝１〜ｍ）及
びｊ列（ｊ＝１〜ｎ）のアドレスビット情報が共にアク
ティブであることによりＩ／Ｏアクセスが付勢される。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵシステムに関し、
更に詳しくはＣＰＵユニットと、複数のＩ／Ｏユニット
とがシステムの共通バスを介して相互に接続すると共
に、ＣＰＵユニットがＩ／Ｏアドレスの情報を使用して
Ｉ／Ｏユニットのアクセスを行うＣＰＵシステムに関す
る。
更に詳しくはＣＰＵユニットと、複数のＩ／Ｏユニット
とがシステムの共通バスを介して相互に接続すると共
に、ＣＰＵユニットがＩ／Ｏアドレスの情報を使用して
Ｉ／Ｏユニットのアクセスを行うＣＰＵシステムに関す
る。
【０００２】今日、この種のＣＰＵシステムは一般のコ
ンピュータシステム及びコンピュータ応用機器の基本的
構造となっている。近年、ＣＰＵシステムの大型化、複
雑化に伴い、ＣＰＵユニットの管理・制御対象であるＩ
／Ｏユニットの数は益々増大する傾向にある。これらの
各Ｉ／Ｏユニットは夫々に独自のＩ／Ｏアドレスを持っ
ているため、各Ｉ／Ｏユニットを効率よくアクセスでき
るＣＰＵシステムの提供が望まれる。
ンピュータシステム及びコンピュータ応用機器の基本的
構造となっている。近年、ＣＰＵシステムの大型化、複
雑化に伴い、ＣＰＵユニットの管理・制御対象であるＩ
／Ｏユニットの数は益々増大する傾向にある。これらの
各Ｉ／Ｏユニットは夫々に独自のＩ／Ｏアドレスを持っ
ているため、各Ｉ／Ｏユニットを効率よくアクセスでき
るＣＰＵシステムの提供が望まれる。
【０００３】
【従来の技術】図５は従来のＣＰＵシステムのブロック
図で、図において１はシステムの主制御を行うＣＰＵユ
ニット、２〜５は例えば架構成装置に複数のＩ／Ｏユニ
ット（プリント板ユニット）を収容するためのシェルフ
（１）〜（４）、１１〜１４，２１〜２４，３１〜３
４，４１〜４４は夫々Ｉ／Ｏユニット、１００はシステ
ムの共通バスである。
図で、図において１はシステムの主制御を行うＣＰＵユ
ニット、２〜５は例えば架構成装置に複数のＩ／Ｏユニ
ット（プリント板ユニット）を収容するためのシェルフ
（１）〜（４）、１１〜１４，２１〜２４，３１〜３
４，４１〜４４は夫々Ｉ／Ｏユニット、１００はシステ
ムの共通バスである。
【０００４】共通バス１００は、例えばデータ，コマン
ド，ステータス情報等を転送するための８ビットからな
るデータバス「Ｄ7 〜Ｄ0 」と、Ｉ／Ｏアドレス，その
他のアドレス情報を転送するための８ビットからなるア
ドレスバス「Ａ7 〜Ａ0 」と、データの読／書制御信
号，その他の制御信号等を転送するための制御バス（数
ビット）とを含む並列バスから成っている。
ド，ステータス情報等を転送するための８ビットからな
るデータバス「Ｄ7 〜Ｄ0 」と、Ｉ／Ｏアドレス，その
他のアドレス情報を転送するための８ビットからなるア
ドレスバス「Ａ7 〜Ａ0 」と、データの読／書制御信
号，その他の制御信号等を転送するための制御バス（数
ビット）とを含む並列バスから成っている。
【０００５】各Ｉ／Ｏユニットは、例えば不図示の複数
の端末機器に夫々接続するような機器インターフェース
として構成される。又はデータ伝送装置等においては、
夫々のチャネル通信を担当するようなチャネルユニット
として構成される。又は機器監視装置等においては、不
図示の複数の接続機器からステータス情報等を収集する
ような監視用インターフェースとして構成される。ＣＰ
Ｕユニット１は夫々の場合に適合した制御を行う。
の端末機器に夫々接続するような機器インターフェース
として構成される。又はデータ伝送装置等においては、
夫々のチャネル通信を担当するようなチャネルユニット
として構成される。又は機器監視装置等においては、不
図示の複数の接続機器からステータス情報等を収集する
ような監視用インターフェースとして構成される。ＣＰ
Ｕユニット１は夫々の場合に適合した制御を行う。
【０００６】従来のＣＰＵシステムでは、ＣＰＵユニッ
ト１は各Ｉ／Ｏユニットに固有のＩ／Ｏアドレスを使用
して各Ｉ／Ｏユニットを個別にアクセスしていた。即
ち、アドレスバスのビット「Ａ3 〜Ａ0 」をＩ／Ｏアド
レス空間に割り当てたとすると、例えばＩ／Ｏユニット
１１に対してはＩ／Ｏアドレス＝０「００００」を使用
し、Ｉ／Ｏユニット２２に対してはＩ／Ｏアドレス＝５
「０１０１」を使用し、Ｉ／Ｏユニット４４に対しては
Ｉ／Ｏアドレス＝１５「１１１１」を使用して、夫々を
個別にアクセスしていた。
ト１は各Ｉ／Ｏユニットに固有のＩ／Ｏアドレスを使用
して各Ｉ／Ｏユニットを個別にアクセスしていた。即
ち、アドレスバスのビット「Ａ3 〜Ａ0 」をＩ／Ｏアド
レス空間に割り当てたとすると、例えばＩ／Ｏユニット
１１に対してはＩ／Ｏアドレス＝０「００００」を使用
し、Ｉ／Ｏユニット２２に対してはＩ／Ｏアドレス＝５
「０１０１」を使用し、Ｉ／Ｏユニット４４に対しては
Ｉ／Ｏアドレス＝１５「１１１１」を使用して、夫々を
個別にアクセスしていた。
【０００７】
【発明が解決しようとする課題】しかし、従来のように
各Ｉ／Ｏユニットを個別にアクセスする方式であると、
複数のＩ／Ｏユニットに同一データを設定するような場
合には該設定に時間がかかり、効率的でない。また複数
のＩ／Ｏユニットから一斉にステータスデータを収集す
るような場合も、該収集に時間がかかり、リアルタイム
なデータ収集を行えない。
各Ｉ／Ｏユニットを個別にアクセスする方式であると、
複数のＩ／Ｏユニットに同一データを設定するような場
合には該設定に時間がかかり、効率的でない。また複数
のＩ／Ｏユニットから一斉にステータスデータを収集す
るような場合も、該収集に時間がかかり、リアルタイム
なデータ収集を行えない。
【０００８】本発明の目的は、複数のＩ／Ｏユニットを
効率よくアクセスできるＣＰＵシステムを提供すること
にある。
効率よくアクセスできるＣＰＵシステムを提供すること
にある。
【０００９】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明（１）のＣＰＵシステ
ムは、ＣＰＵユニットと、複数のＩ／Ｏユニットとがシ
ステムの共通バスを介して相互に接続すると共に、ＣＰ
ＵユニットがＩ／Ｏアドレスの情報を使用してＩ／Ｏユ
ニットのアクセスを行うＣＰＵシステムにおいて、Ｉ／
Ｏアドレス空間の複数のＩ／Ｏアドレスを共通のグルー
プアドレスでグループ分けすると共に、各Ｉ／Ｏユニッ
トは自己が属するグループアドレスの一致検出を行うグ
ループアドレス検出部と、該グループ内の自己に固有の
ユニットアドレスの一致検出を行うユニットアドレス検
出部と、所定の共通アドレスの一致検出を行う共通アド
レス検出部とを備え、各Ｉ／ＯユニットはＣＰＵユニッ
トから送られるグループアドレスの一致と、ユニットア
ドレス又は共通アドレスの一致とが共に検出された場合
にＩ／Ｏアクセスを付勢されるように構成されているも
のである。
により解決される。即ち、本発明（１）のＣＰＵシステ
ムは、ＣＰＵユニットと、複数のＩ／Ｏユニットとがシ
ステムの共通バスを介して相互に接続すると共に、ＣＰ
ＵユニットがＩ／Ｏアドレスの情報を使用してＩ／Ｏユ
ニットのアクセスを行うＣＰＵシステムにおいて、Ｉ／
Ｏアドレス空間の複数のＩ／Ｏアドレスを共通のグルー
プアドレスでグループ分けすると共に、各Ｉ／Ｏユニッ
トは自己が属するグループアドレスの一致検出を行うグ
ループアドレス検出部と、該グループ内の自己に固有の
ユニットアドレスの一致検出を行うユニットアドレス検
出部と、所定の共通アドレスの一致検出を行う共通アド
レス検出部とを備え、各Ｉ／ＯユニットはＣＰＵユニッ
トから送られるグループアドレスの一致と、ユニットア
ドレス又は共通アドレスの一致とが共に検出された場合
にＩ／Ｏアクセスを付勢されるように構成されているも
のである。
【００１０】また上記の課題は図２の構成により解決さ
れる。即ち、本発明（２）のＣＰＵシステムは、ＣＰＵ
ユニットと、複数のＩ／Ｏユニットとがシステムの共通
バスを介して相互に接続すると共に、ＣＰＵユニットが
Ｉ／Ｏアドレスの情報を使用してＩ／Ｏユニットのアク
セスを行うＣＰＵシステムにおいて、Ｉ／Ｏアドレス空
間を構成するｍ＋ｎビットのアドレスビット情報をｍ行
ｎ列のマトリクス配列よりなる各Ｉ／Ｏユニットに対応
させると共に、各Ｉ／ＯユニットはＣＰＵユニットから
送られるｉ行（ｉ＝１〜ｍ）及びｊ列（ｊ＝１〜ｎ）の
アドレスビット情報が共にアクティブであることにより
Ｉ／Ｏアクセスを付勢されるように構成されているもの
である。
れる。即ち、本発明（２）のＣＰＵシステムは、ＣＰＵ
ユニットと、複数のＩ／Ｏユニットとがシステムの共通
バスを介して相互に接続すると共に、ＣＰＵユニットが
Ｉ／Ｏアドレスの情報を使用してＩ／Ｏユニットのアク
セスを行うＣＰＵシステムにおいて、Ｉ／Ｏアドレス空
間を構成するｍ＋ｎビットのアドレスビット情報をｍ行
ｎ列のマトリクス配列よりなる各Ｉ／Ｏユニットに対応
させると共に、各Ｉ／ＯユニットはＣＰＵユニットから
送られるｉ行（ｉ＝１〜ｍ）及びｊ列（ｊ＝１〜ｎ）の
アドレスビット情報が共にアクティブであることにより
Ｉ／Ｏアクセスを付勢されるように構成されているもの
である。
【００１１】
【作用】図１に本発明（１）の一具体例を示し、その作
用を説明する。但し、本発明（１）は図１に限定されな
い。図において、ＣＰＵユニット１と、複数のＩ／Ｏユ
ニット１１，１２，２１，２２とはシステムの共通バス
１００を介して相互に接続すると共に、ＣＰＵユニット
１はＩ／Ｏアドレスを使用して各Ｉ／Ｏユニットのアク
セスを行う。
用を説明する。但し、本発明（１）は図１に限定されな
い。図において、ＣＰＵユニット１と、複数のＩ／Ｏユ
ニット１１，１２，２１，２２とはシステムの共通バス
１００を介して相互に接続すると共に、ＣＰＵユニット
１はＩ／Ｏアドレスを使用して各Ｉ／Ｏユニットのアク
セスを行う。
【００１２】この場合に、例えばＩ／Ｏアドレス空間
「Ａ6 〜Ａ0 」の内の上位３ビット「Ａ6 〜Ａ4 」をグ
ループアドレスＧＡ、下位３ビット「Ａ2 〜Ａ0 」をユ
ニットアドレスＵＡ、そして、例えば中位１ビット「Ａ
3 」を共通アドレスＣＡにアサインする。各Ｉ／Ｏユニ
ットにおいて、グループアドレス検出部１１2 は自己が
属するグループアドレスＧＡの一致検出を行う。ユニッ
トアドレス検出部１１3 は該グループ内の自己に固有の
ユニットアドレスＵＡの一致検出を行う。共通アドレス
検出部１１4 は所定の共通アドレスＣＡの一致検出を行
う。そして、各Ｉ／ＯユニットはＣＰＵユニット１から
送られるグループアドレスＧＡの一致と、ユニットアド
レスＵＡ又は共通アドレスＣＡの一致とが共に検出され
た場合にＩ／Ｏアクセスを付勢される。以下、これを具
体的に説明する。
「Ａ6 〜Ａ0 」の内の上位３ビット「Ａ6 〜Ａ4 」をグ
ループアドレスＧＡ、下位３ビット「Ａ2 〜Ａ0 」をユ
ニットアドレスＵＡ、そして、例えば中位１ビット「Ａ
3 」を共通アドレスＣＡにアサインする。各Ｉ／Ｏユニ
ットにおいて、グループアドレス検出部１１2 は自己が
属するグループアドレスＧＡの一致検出を行う。ユニッ
トアドレス検出部１１3 は該グループ内の自己に固有の
ユニットアドレスＵＡの一致検出を行う。共通アドレス
検出部１１4 は所定の共通アドレスＣＡの一致検出を行
う。そして、各Ｉ／ＯユニットはＣＰＵユニット１から
送られるグループアドレスＧＡの一致と、ユニットアド
レスＵＡ又は共通アドレスＣＡの一致とが共に検出され
た場合にＩ／Ｏアクセスを付勢される。以下、これを具
体的に説明する。
【００１３】例えば、ＣＰＵユニット１がＧＡ＝０，Ｕ
Ａ＝０，ＣＡ＝０でＩ／Ｏアクセスをかけると、システ
ムではＩ／Ｏユニット１１の一致検出信号Ｇ0 ，Ｕ0 の
みが共にアクティブとなり、この場合はＩ／Ｏユニット
１１が単独でアクセスされる。またＣＰＵユニット１が
ＧＡ＝０，ＵＡ＝１，ＣＡ＝０でＩ／Ｏアクセスをかけ
ると、システムではＩ／Ｏユニット１２の一致検出信号
Ｇ0 ，Ｕ1 のみが共にアクティブとなり、この場合はＩ
／Ｏユニット１２が単独でアクセスされる。他のＩ／Ｏ
ユニット２１，２２についても同様である。
Ａ＝０，ＣＡ＝０でＩ／Ｏアクセスをかけると、システ
ムではＩ／Ｏユニット１１の一致検出信号Ｇ0 ，Ｕ0 の
みが共にアクティブとなり、この場合はＩ／Ｏユニット
１１が単独でアクセスされる。またＣＰＵユニット１が
ＧＡ＝０，ＵＡ＝１，ＣＡ＝０でＩ／Ｏアクセスをかけ
ると、システムではＩ／Ｏユニット１２の一致検出信号
Ｇ0 ，Ｕ1 のみが共にアクティブとなり、この場合はＩ
／Ｏユニット１２が単独でアクセスされる。他のＩ／Ｏ
ユニット２１，２２についても同様である。
【００１４】次に、ＣＰＵユニット１がＧＡ＝０，ＵＡ
＝×（但し、×は何でも良いことを表す），ＣＡ＝１で
Ｉ／Ｏアクセスをかけると、システムではＩ／Ｏユニッ
ト１１，１２の各一致検出信号Ｇ0 ，Ｃ1 が共にアクテ
ィブとなり、この場合はグループ（０）の全Ｉ／Ｏユニ
ット１１，１２が同時にアクセスされる。またＣＰＵユ
ニット１がＧＡ＝１，ＵＡ＝×，ＣＡ＝１でＩ／Ｏアク
セスをかけると、システムではＩ／Ｏユニット２１，２
２の各一致検出信号Ｇ1 ，Ｃ1 が共にアクティブとな
り、この場合はグループ（１）の全Ｉ／Ｏユニット２
１，２２が同時にアクセスされる。
＝×（但し、×は何でも良いことを表す），ＣＡ＝１で
Ｉ／Ｏアクセスをかけると、システムではＩ／Ｏユニッ
ト１１，１２の各一致検出信号Ｇ0 ，Ｃ1 が共にアクテ
ィブとなり、この場合はグループ（０）の全Ｉ／Ｏユニ
ット１１，１２が同時にアクセスされる。またＣＰＵユ
ニット１がＧＡ＝１，ＵＡ＝×，ＣＡ＝１でＩ／Ｏアク
セスをかけると、システムではＩ／Ｏユニット２１，２
２の各一致検出信号Ｇ1 ，Ｃ1 が共にアクティブとな
り、この場合はグループ（１）の全Ｉ／Ｏユニット２
１，２２が同時にアクセスされる。
【００１５】従って、本発明（１）によれば、同一グル
ープ内の複数のＩ／Ｏユニットに同一データを同時に設
定することも、また同一グループ内の複数のＩ／Ｏユニ
ットから同時に夫々のステータスデータを収集すること
も可能となり、複数のＩ／Ｏユニットを効率よくアクセ
スできる。図２に本発明（２）の一具体例を示し、その
作用を説明する。但し、本発明（２）は図２に限定され
ない。
ープ内の複数のＩ／Ｏユニットに同一データを同時に設
定することも、また同一グループ内の複数のＩ／Ｏユニ
ットから同時に夫々のステータスデータを収集すること
も可能となり、複数のＩ／Ｏユニットを効率よくアクセ
スできる。図２に本発明（２）の一具体例を示し、その
作用を説明する。但し、本発明（２）は図２に限定され
ない。
【００１６】図において、ＣＰＵユニット１と、複数の
Ｉ／Ｏユニット１１，１２，２１，２２とはシステムの
共通バス１００を介して相互に接続すると共に、ＣＰＵ
ユニット１がＩ／Ｏアドレスの情報を使用してＩ／Ｏユ
ニットのアクセスを行う。この場合に、Ｉ／Ｏアドレス
空間を構成するｍ＋ｎビット（但し、この例ではｍ＝
２，ｎ＝２とする）の内の行アドレスビット情報ＬＮＡ
「Ａ3 ，Ａ2 」及び列アドレスビット情報ＣＬＡ
「Ａ1 ，Ａ0 」を夫々ｍ行ｎ列のマトリクス配列よりな
る各Ｉ／Ｏユニット１１，１２，２１，２２に対応させ
る。そして、各Ｉ／ＯユニットはＣＰＵユニット１から
送られるｉ行（ｉ＝１〜ｍ）及びｊ列（ｊ＝１〜ｎ）の
アドレスビット情報が共にアクティブであることにより
Ｉ／Ｏアクセスを付勢される。以下、これを具体的に説
明する。
Ｉ／Ｏユニット１１，１２，２１，２２とはシステムの
共通バス１００を介して相互に接続すると共に、ＣＰＵ
ユニット１がＩ／Ｏアドレスの情報を使用してＩ／Ｏユ
ニットのアクセスを行う。この場合に、Ｉ／Ｏアドレス
空間を構成するｍ＋ｎビット（但し、この例ではｍ＝
２，ｎ＝２とする）の内の行アドレスビット情報ＬＮＡ
「Ａ3 ，Ａ2 」及び列アドレスビット情報ＣＬＡ
「Ａ1 ，Ａ0 」を夫々ｍ行ｎ列のマトリクス配列よりな
る各Ｉ／Ｏユニット１１，１２，２１，２２に対応させ
る。そして、各Ｉ／ＯユニットはＣＰＵユニット１から
送られるｉ行（ｉ＝１〜ｍ）及びｊ列（ｊ＝１〜ｎ）の
アドレスビット情報が共にアクティブであることにより
Ｉ／Ｏアクセスを付勢される。以下、これを具体的に説
明する。
【００１７】例えば、ＣＰＵユニット１が「Ａ3 ，
Ａ2 」＝「０，１」，「Ａ1 ，Ａ0 」＝「０，１」でＩ
／Ｏアクセスをかけると、システムでは第１行１列のＩ
／Ｏユニット１１の一致検出信号Ｉ11のみがアクティブ
となり、この場合はＩ／Ｏユニット１１が単独でアクセ
スされる。またＣＰＵユニット１が「Ａ3 ，Ａ2 」＝
「０，１」，「Ａ1 ，Ａ0 」＝「１，０」でＩ／Ｏアク
セスをかけると、システムでは第１行２列のＩ／Ｏユニ
ット１２の一致検出信号Ｉ12のみがアクティブとなり、
この場合はＩ／Ｏユニット１２が単独でアクセスされ
る。他のＩ／Ｏユニット２１，２２についても同様であ
る。
Ａ2 」＝「０，１」，「Ａ1 ，Ａ0 」＝「０，１」でＩ
／Ｏアクセスをかけると、システムでは第１行１列のＩ
／Ｏユニット１１の一致検出信号Ｉ11のみがアクティブ
となり、この場合はＩ／Ｏユニット１１が単独でアクセ
スされる。またＣＰＵユニット１が「Ａ3 ，Ａ2 」＝
「０，１」，「Ａ1 ，Ａ0 」＝「１，０」でＩ／Ｏアク
セスをかけると、システムでは第１行２列のＩ／Ｏユニ
ット１２の一致検出信号Ｉ12のみがアクティブとなり、
この場合はＩ／Ｏユニット１２が単独でアクセスされ
る。他のＩ／Ｏユニット２１，２２についても同様であ
る。
【００１８】次に、ＣＰＵユニット１が「Ａ3 ，Ａ2 」
＝「０，１」，「Ａ1 ，Ａ0 」＝「１，１」でＩ／Ｏア
クセスをかけると、システムでは第１行のＩ／Ｏユニッ
ト１１，１２の各一致検出信号Ｉ11，Ｉ12が共にアクテ
ィブとなり、この場合はＩ／Ｏユニット１１，１２が同
時にアクセスされる。またＣＰＵユニット１が「Ａ3，
Ａ2 」＝「１，１」，「Ａ1 ，Ａ0 」＝「０，１」でＩ
／Ｏアクセスをかけると、システムでは第１列のＩ／Ｏ
ユニット１１，２１の各一致検出信号Ｉ11，Ｉ 21が共に
アクティブとなり、この場合はＩ／Ｏユニット１１，２
１が同時にアクセスされる。
＝「０，１」，「Ａ1 ，Ａ0 」＝「１，１」でＩ／Ｏア
クセスをかけると、システムでは第１行のＩ／Ｏユニッ
ト１１，１２の各一致検出信号Ｉ11，Ｉ12が共にアクテ
ィブとなり、この場合はＩ／Ｏユニット１１，１２が同
時にアクセスされる。またＣＰＵユニット１が「Ａ3，
Ａ2 」＝「１，１」，「Ａ1 ，Ａ0 」＝「０，１」でＩ
／Ｏアクセスをかけると、システムでは第１列のＩ／Ｏ
ユニット１１，２１の各一致検出信号Ｉ11，Ｉ 21が共に
アクティブとなり、この場合はＩ／Ｏユニット１１，２
１が同時にアクセスされる。
【００１９】更に、ＣＰＵユニット１が「Ａ3 ，Ａ2 」
＝「１，１」，「Ａ1 ，Ａ0 」＝「１，１」でＩ／Ｏア
クセスをかけると、システムでは全Ｉ／Ｏユニット１
１，１２，２１，２２の各一致検出信号Ｉ11，Ｉ12，Ｉ
21，Ｉ22が共にアクティブとなり、この場合は全Ｉ／Ｏ
ユニット１１，１２，２１，２２が同時にアクセスされ
る。これ以外にも、アドレスビット情報「Ａ3 ，Ａ2 ，
Ａ1 ，Ａ0 」の様々な組み合わせにより、様々な組み合
わせのＩ／Ｏユニットの同時アクセスが可能となる。
＝「１，１」，「Ａ1 ，Ａ0 」＝「１，１」でＩ／Ｏア
クセスをかけると、システムでは全Ｉ／Ｏユニット１
１，１２，２１，２２の各一致検出信号Ｉ11，Ｉ12，Ｉ
21，Ｉ22が共にアクティブとなり、この場合は全Ｉ／Ｏ
ユニット１１，１２，２１，２２が同時にアクセスされ
る。これ以外にも、アドレスビット情報「Ａ3 ，Ａ2 ，
Ａ1 ，Ａ0 」の様々な組み合わせにより、様々な組み合
わせのＩ／Ｏユニットの同時アクセスが可能となる。
【００２０】従って、本発明（２）によれば、任意の行
／列の複数のＩ／Ｏユニットに対して同一データを同時
に設定することも、また該複数のＩ／Ｏユニットから同
時に夫々のステータスデータを収集することも可能とな
り、複数のＩ／Ｏユニットを効率よくアクセスできる。
また、上記本発明（１）又は（２）において、好ましく
は、各Ｉ／ＯユニットはＣＰＵユニット１のＩ／Ｏアク
セスにより読み出されるべき各ステータスビット情報を
システムの共通バス１００上の同一又は互いに異なるビ
ット情報線に出力するように構成されている。
／列の複数のＩ／Ｏユニットに対して同一データを同時
に設定することも、また該複数のＩ／Ｏユニットから同
時に夫々のステータスデータを収集することも可能とな
り、複数のＩ／Ｏユニットを効率よくアクセスできる。
また、上記本発明（１）又は（２）において、好ましく
は、各Ｉ／ＯユニットはＣＰＵユニット１のＩ／Ｏアク
セスにより読み出されるべき各ステータスビット情報を
システムの共通バス１００上の同一又は互いに異なるビ
ット情報線に出力するように構成されている。
【００２１】ＣＰＵユニット１が複数のＩ／Ｏユニット
に対してステータスビット情報の読取アクセスをかけた
場合に、もし各Ｉ／Ｏユニットが各ステータスビット情
報を共通バス１００上の同一のビット情報線上に出力す
るように構成した場合は、そのビット情報線上の信号＝
０（ノンアクティブ）であることにより、ＣＰＵユニッ
ト１は当該アクセスをかけた全Ｉ／Ｏユニットのステー
タスが０（ノンアクティブ）であることを一回のアクセ
スで把握できる。またビット情報線上の信号＝１（アク
ティブ）であることにより、何れか一つ以上のＩ／Ｏユ
ニットのステータスが１（アクティブ）であることを一
回のアクセスで把握できる。このことは、複数のＩ／Ｏ
ユニットに共通の特定のエラーステータスの有／無を素
早く監視する場合に極めて有効である。
に対してステータスビット情報の読取アクセスをかけた
場合に、もし各Ｉ／Ｏユニットが各ステータスビット情
報を共通バス１００上の同一のビット情報線上に出力す
るように構成した場合は、そのビット情報線上の信号＝
０（ノンアクティブ）であることにより、ＣＰＵユニッ
ト１は当該アクセスをかけた全Ｉ／Ｏユニットのステー
タスが０（ノンアクティブ）であることを一回のアクセ
スで把握できる。またビット情報線上の信号＝１（アク
ティブ）であることにより、何れか一つ以上のＩ／Ｏユ
ニットのステータスが１（アクティブ）であることを一
回のアクセスで把握できる。このことは、複数のＩ／Ｏ
ユニットに共通の特定のエラーステータスの有／無を素
早く監視する場合に極めて有効である。
【００２２】また、各Ｉ／Ｏユニットが各ステータスビ
ット情報を共通バス１００上の互いに異なるビット情報
線上に夫々出力するように構成した場合は、各ビット情
報線上の信号の１／０に応じて、ＣＰＵユニット１は何
れのＩ／Ｏユニットのステータスビットが１（アクティ
ブ）になっているかを一回のアクセスで把握できる。こ
のことは、Ｉ／Ｏユニット毎のステータスビットの有／
無を素早く監視する場合に極めて有効である。
ット情報を共通バス１００上の互いに異なるビット情報
線上に夫々出力するように構成した場合は、各ビット情
報線上の信号の１／０に応じて、ＣＰＵユニット１は何
れのＩ／Ｏユニットのステータスビットが１（アクティ
ブ）になっているかを一回のアクセスで把握できる。こ
のことは、Ｉ／Ｏユニット毎のステータスビットの有／
無を素早く監視する場合に極めて有効である。
【００２３】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は第１実施例のＣ
ＰＵシステムのブロック図で、図において１はシステム
の主制御を行うＣＰＵユニット、２〜９は不図示の架構
成装置のシェルフ又はスタンドアロン型の各構成装置を
単位としてグル−プ分けされたグループ（０）〜
（７）、１１〜１７乃至８１〜８７は夫々グループ
（０）〜（７）に属するＩ／Ｏユニット、１００はシス
テムの共通バスである。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は第１実施例のＣ
ＰＵシステムのブロック図で、図において１はシステム
の主制御を行うＣＰＵユニット、２〜９は不図示の架構
成装置のシェルフ又はスタンドアロン型の各構成装置を
単位としてグル−プ分けされたグループ（０）〜
（７）、１１〜１７乃至８１〜８７は夫々グループ
（０）〜（７）に属するＩ／Ｏユニット、１００はシス
テムの共通バスである。
【００２４】共通バス１００は、例えばデータ，コマン
ド，ステータス情報等を転送するための８ビットからな
るデータバス「Ｄ7 〜Ｄ0 」と、Ｉ／Ｏアドレス，その
他のアドレス情報を転送するための８ビットからなるア
ドレスバス「Ａ7 〜Ａ0 」と、データの読／書制御信号
ＲＥ／ＷＰ，その他の制御信号等を転送するための制御
バス（数ビット）とを含む並列バスから成っている。
ド，ステータス情報等を転送するための８ビットからな
るデータバス「Ｄ7 〜Ｄ0 」と、Ｉ／Ｏアドレス，その
他のアドレス情報を転送するための８ビットからなるア
ドレスバス「Ａ7 〜Ａ0 」と、データの読／書制御信号
ＲＥ／ＷＰ，その他の制御信号等を転送するための制御
バス（数ビット）とを含む並列バスから成っている。
【００２５】また、Ｉ／Ｏユニット１１において、１１
1 はデータの入／出力を行うデータ入出力部（ＤＩ
Ｏ）、Ｄは３ステートのドライバ回路、Ｒはレシーバ回
路、ＡはＡＮＤゲート回路、ＷＲはＣＰＵユニット１か
ら送られる各種データ，コマンド情報等を一時的に記憶
する書込レジスタ、ＲＲはＣＰＵユニット１に送出する
各種データを一時的に記憶する読出レジスタ、１１2 は
ＡＮＤゲート回路（Ａ）等により自己が属するグループ
アドレスＧＡの一致検出を行うように構成したデコーダ
（図１のグループアドレス検出部１１2 に相当）、１１
3 は同じくＡＮＤゲート回路（Ａ）等により自己が属す
るグループ内における自己に固有のユニットアドレスＵ
Ａの一致検出を行うように構成したデコーダ（図１のユ
ニットアドレス検出部１１3 に相当）、１１4 は同じく
ＡＮＤゲート回路（Ａ）等により所定の共通アドレスＣ
Ａの一致検出を行うように構成したデコーダ（図１の共
通アドレス検出部１１4 に相当）、ＯはＯＲゲート回
路、ＡはＡＮＤゲート回路、１１ 5 は３ステート（又は
オープンコレクタタイプの）のドライバ回路（Ｄ）であ
る。他のＩ／Ｏユニット１２〜８７については、自己の
Ｉ／Ｏアドレスを検出する部分以外はＩ／Ｏユニット１
１と同様の構成を備えている。
1 はデータの入／出力を行うデータ入出力部（ＤＩ
Ｏ）、Ｄは３ステートのドライバ回路、Ｒはレシーバ回
路、ＡはＡＮＤゲート回路、ＷＲはＣＰＵユニット１か
ら送られる各種データ，コマンド情報等を一時的に記憶
する書込レジスタ、ＲＲはＣＰＵユニット１に送出する
各種データを一時的に記憶する読出レジスタ、１１2 は
ＡＮＤゲート回路（Ａ）等により自己が属するグループ
アドレスＧＡの一致検出を行うように構成したデコーダ
（図１のグループアドレス検出部１１2 に相当）、１１
3 は同じくＡＮＤゲート回路（Ａ）等により自己が属す
るグループ内における自己に固有のユニットアドレスＵ
Ａの一致検出を行うように構成したデコーダ（図１のユ
ニットアドレス検出部１１3 に相当）、１１4 は同じく
ＡＮＤゲート回路（Ａ）等により所定の共通アドレスＣ
Ａの一致検出を行うように構成したデコーダ（図１の共
通アドレス検出部１１4 に相当）、ＯはＯＲゲート回
路、ＡはＡＮＤゲート回路、１１ 5 は３ステート（又は
オープンコレクタタイプの）のドライバ回路（Ｄ）であ
る。他のＩ／Ｏユニット１２〜８７については、自己の
Ｉ／Ｏアドレスを検出する部分以外はＩ／Ｏユニット１
１と同様の構成を備えている。
【００２６】このような各Ｉ／Ｏユニットは、例えば不
図示の複数の端末機器に夫々接続するような機器インタ
ーフェースとして構成される。又はデータ伝送装置等に
おいては、夫々のチャネル通信を担当するようなチャネ
ルユニットとして構成される。又は機器監視装置等にお
いては、不図示の複数の接続機器からステータス情報等
を収集するような監視用インターフェースとして構成さ
れる。ＣＰＵユニット１は夫々の場合に適合した制御を
行う。
図示の複数の端末機器に夫々接続するような機器インタ
ーフェースとして構成される。又はデータ伝送装置等に
おいては、夫々のチャネル通信を担当するようなチャネ
ルユニットとして構成される。又は機器監視装置等にお
いては、不図示の複数の接続機器からステータス情報等
を収集するような監視用インターフェースとして構成さ
れる。ＣＰＵユニット１は夫々の場合に適合した制御を
行う。
【００２７】第１実施例のＣＰＵシステムでは、Ｉ／Ｏ
アドレス空間「Ａ6 〜Ａ0 」上でコード化される複数の
Ｉ／Ｏアドレスを上位３ビット「Ａ6 〜Ａ4 」の共通の
グループアドレスＧＡによりグループ（０）〜グループ
（７）にグループ分けしている。また下位３ビット「Ａ
2 〜Ａ0 」でユニットアドレスＵＡ＝０〜６を表す。そ
して、ユニットアドレスＵＡ＝７は共通アドレスＣＡ＝
７として機能する。
アドレス空間「Ａ6 〜Ａ0 」上でコード化される複数の
Ｉ／Ｏアドレスを上位３ビット「Ａ6 〜Ａ4 」の共通の
グループアドレスＧＡによりグループ（０）〜グループ
（７）にグループ分けしている。また下位３ビット「Ａ
2 〜Ａ0 」でユニットアドレスＵＡ＝０〜６を表す。そ
して、ユニットアドレスＵＡ＝７は共通アドレスＣＡ＝
７として機能する。
【００２８】かかる構成で、ＣＰＵユニット１がＧＡ＝
０，ＵＡ＝０でＩ／Ｏアクセスをかけると、システムで
はＩ／Ｏユニット１１の一致検出信号Ｇ0 ，Ｕ0 のみが
共にアクティブとなり、Ｉ／Ｏユニット１１が単独でア
クセスされる。この場合に、ＣＰＵユニット１が通常の
データ書込アクセスを行った場合には、同時に発生する
書込パルス信号ＷＰにより、ＣＰＵユニット１からの書
込データＷＤ「Ｄ7 〜Ｄ0 」が書込レジスタＷＲに書き
込まれる。またＣＰＵユニット１が通常のデータ読出ア
クセスを行った場合には、同時に発生する読出イネーブ
ル信号ＲＥにより、読出レジスタＲＲの読出データＲＤ
「Ｄ7 〜Ｄ0 」はドライバ回路Ｄ，データバスを介して
ＣＰＵユニット１に取り込まれる。そして、ＣＰＵユニ
ット１がステータスデータの読出アクセスを行った場合
には、同時に発生するステータスデータの読出イネーブ
ル信号ＳＥにより、Ｉ／Ｏユニット１１のステータスビ
ット情報Ｓ00はドライバ回路Ｄ１１5 を介してデータバ
スのビットＤ0 に出力される。
０，ＵＡ＝０でＩ／Ｏアクセスをかけると、システムで
はＩ／Ｏユニット１１の一致検出信号Ｇ0 ，Ｕ0 のみが
共にアクティブとなり、Ｉ／Ｏユニット１１が単独でア
クセスされる。この場合に、ＣＰＵユニット１が通常の
データ書込アクセスを行った場合には、同時に発生する
書込パルス信号ＷＰにより、ＣＰＵユニット１からの書
込データＷＤ「Ｄ7 〜Ｄ0 」が書込レジスタＷＲに書き
込まれる。またＣＰＵユニット１が通常のデータ読出ア
クセスを行った場合には、同時に発生する読出イネーブ
ル信号ＲＥにより、読出レジスタＲＲの読出データＲＤ
「Ｄ7 〜Ｄ0 」はドライバ回路Ｄ，データバスを介して
ＣＰＵユニット１に取り込まれる。そして、ＣＰＵユニ
ット１がステータスデータの読出アクセスを行った場合
には、同時に発生するステータスデータの読出イネーブ
ル信号ＳＥにより、Ｉ／Ｏユニット１１のステータスビ
ット情報Ｓ00はドライバ回路Ｄ１１5 を介してデータバ
スのビットＤ0 に出力される。
【００２９】またＣＰＵユニット１がＧＡ＝０，ＵＡ＝
６でＩ／Ｏアクセスをかけると、システムではＩ／Ｏユ
ニット１７の一致検出信号Ｇ0 ，Ｕ6 のみが共にアクテ
ィブとなり、Ｉ／Ｏユニット１７が単独でアクセスされ
る。この場合に、ＣＰＵユニット１が通常のデータ読／
書のアクセスを行った場合の動作は上記と同様である。
但し、ＣＰＵユニット１がステータスデータの読出アク
セスを行った場合には、同時に発生するステータスデー
タの読出イネーブル信号ＳＥにより、Ｉ／Ｏユニット１
７のステータスビット情報Ｓ06はドライバ回路Ｄ１７5
を介してデータバスのビットＤ6 に出力される。
６でＩ／Ｏアクセスをかけると、システムではＩ／Ｏユ
ニット１７の一致検出信号Ｇ0 ，Ｕ6 のみが共にアクテ
ィブとなり、Ｉ／Ｏユニット１７が単独でアクセスされ
る。この場合に、ＣＰＵユニット１が通常のデータ読／
書のアクセスを行った場合の動作は上記と同様である。
但し、ＣＰＵユニット１がステータスデータの読出アク
セスを行った場合には、同時に発生するステータスデー
タの読出イネーブル信号ＳＥにより、Ｉ／Ｏユニット１
７のステータスビット情報Ｓ06はドライバ回路Ｄ１７5
を介してデータバスのビットＤ6 に出力される。
【００３０】次に、ＣＰＵユニット１がＧＡ＝０，ＵＡ
＝７でＩ／Ｏアクセスをかけると、システムではＩ／Ｏ
ユニット１１〜１７の各一致検出信号Ｇ0 ，Ｃ7 が一斉
（同時）にアクティブとなり、グループ（０）の全Ｉ／
Ｏユニット１１〜１７が同時にアクセスされる。この場
合に、ＣＰＵユニット１がデータ書込アクセスを行った
場合には、Ｉ／Ｏユニット１１〜１７で同時に発生する
書込パルス信号ＷＰにより、ＣＰＵユニット１からの共
通の書込データＷＤ「Ｄ7 〜Ｄ0 」はＩ／Ｏユニット１
１〜１７の各書込レジスタＷＲに一斉に書き込まれる。
従って、複数のＩ／Ｏユニットに対して共通データを設
定するような場合には極めて効率の良い設定が行える。
＝７でＩ／Ｏアクセスをかけると、システムではＩ／Ｏ
ユニット１１〜１７の各一致検出信号Ｇ0 ，Ｃ7 が一斉
（同時）にアクティブとなり、グループ（０）の全Ｉ／
Ｏユニット１１〜１７が同時にアクセスされる。この場
合に、ＣＰＵユニット１がデータ書込アクセスを行った
場合には、Ｉ／Ｏユニット１１〜１７で同時に発生する
書込パルス信号ＷＰにより、ＣＰＵユニット１からの共
通の書込データＷＤ「Ｄ7 〜Ｄ0 」はＩ／Ｏユニット１
１〜１７の各書込レジスタＷＲに一斉に書き込まれる。
従って、複数のＩ／Ｏユニットに対して共通データを設
定するような場合には極めて効率の良い設定が行える。
【００３１】またＣＰＵユニット１がステータスデータ
の読出アクセスを行った場合には、Ｉ／Ｏユニット１１
〜１７で同時に発生するステータスデータの読出イネー
ブル信号ＳＥにより、Ｉ／Ｏユニット１１〜１７の各ス
テータスビット情報Ｓ00〜Ｓ 06は夫々のドライバ回路Ｄ
１１5 〜１７5 を介してデータバス上のビットＤ0 〜Ｄ
6 に一斉に出力される。従って、Ｉ／Ｏユニット毎のス
テータス情報を一斉に収集するような場合にも極めて効
率の良い収集が行える。
の読出アクセスを行った場合には、Ｉ／Ｏユニット１１
〜１７で同時に発生するステータスデータの読出イネー
ブル信号ＳＥにより、Ｉ／Ｏユニット１１〜１７の各ス
テータスビット情報Ｓ00〜Ｓ 06は夫々のドライバ回路Ｄ
１１5 〜１７5 を介してデータバス上のビットＤ0 〜Ｄ
6 に一斉に出力される。従って、Ｉ／Ｏユニット毎のス
テータス情報を一斉に収集するような場合にも極めて効
率の良い収集が行える。
【００３２】なお、上記第１実施例ではユニットアドレ
スＵＡ＝７は共通アドレスＣＡ＝７として機能するとし
たがこれに限らない。代わりに、図１で説明したよう
に、アドレスビット「Ａ3 」を共通アドレスＣＡとして
利用するようにしても良い。図４は第２実施例のＣＰＵ
システムのブロック図で、図において１はシステムの主
制御を行うＣＰＵユニット、１１〜１４，２１〜２４，
３１〜３４，４１〜４４は４行４列のマトリクス状に配
列されたＩ／Ｏユニット、１００はシステムの共通バス
である。
スＵＡ＝７は共通アドレスＣＡ＝７として機能するとし
たがこれに限らない。代わりに、図１で説明したよう
に、アドレスビット「Ａ3 」を共通アドレスＣＡとして
利用するようにしても良い。図４は第２実施例のＣＰＵ
システムのブロック図で、図において１はシステムの主
制御を行うＣＰＵユニット、１１〜１４，２１〜２４，
３１〜３４，４１〜４４は４行４列のマトリクス状に配
列されたＩ／Ｏユニット、１００はシステムの共通バス
である。
【００３３】Ｉ／Ｏユニット１１において、１１1 はデ
ータ入出力部（ＤＩＯ）、１１5 は３ステート（又はオ
ープンコレクタタイプの）のドライバ回路（Ｄ）、１１
6 は自己のＩ／Ｏアドレスを検出するためのＡＮＤゲー
ト回路（Ａ）である。他のＩ／Ｏユニット１２〜４４に
ついては、自己のＩ／Ｏアドレスを検出する部分以外は
Ｉ／Ｏユニット１１と同様の構成を備えている。図の記
載は正確ではないが、概念を理解するのに十分である。
ータ入出力部（ＤＩＯ）、１１5 は３ステート（又はオ
ープンコレクタタイプの）のドライバ回路（Ｄ）、１１
6 は自己のＩ／Ｏアドレスを検出するためのＡＮＤゲー
ト回路（Ａ）である。他のＩ／Ｏユニット１２〜４４に
ついては、自己のＩ／Ｏアドレスを検出する部分以外は
Ｉ／Ｏユニット１１と同様の構成を備えている。図の記
載は正確ではないが、概念を理解するのに十分である。
【００３４】第２実施例のＣＰＵシステムでは、例えば
Ｉ／Ｏアドレス空間「Ａ7 〜Ａ0 」の上位４ビット「Ａ
7 〜Ａ4 」を行アドレスビット情報ＬＮＡ、下位４ビッ
ト「Ａ3 〜Ａ0 」を列アドレスビット情報ＣＬＡとして
夫々アサインし、これらを４行４列のマトリクス配列よ
りなる各Ｉ／ＯユニットのＩ／Ｏアドレス情報に対応さ
せている。
Ｉ／Ｏアドレス空間「Ａ7 〜Ａ0 」の上位４ビット「Ａ
7 〜Ａ4 」を行アドレスビット情報ＬＮＡ、下位４ビッ
ト「Ａ3 〜Ａ0 」を列アドレスビット情報ＣＬＡとして
夫々アサインし、これらを４行４列のマトリクス配列よ
りなる各Ｉ／ＯユニットのＩ／Ｏアドレス情報に対応さ
せている。
【００３５】なお、各Ｉ／ＯユニットはＩ／Ｏアドレス
の分配の関係がマトリクス状になっていれば良く、物理
的にマトリクス状に配列されている必要は無い。かかる
構成で、ＣＰＵユニット１が「Ａ7 ，Ａ6 ，Ａ5 ，
Ａ4 」＝「０，０，０，１」，「Ａ3 ，Ａ2 ，Ａ1 ，Ａ
0 」＝「０，０，０，１」でＩ／Ｏアクセスをかける
と、システムでは第１行１列のＩ／Ｏユニット１１の一
致検出信号Ｉ11のみがアクティブとなり、Ｉ／Ｏユニッ
ト１１が単独でアクセスされる。
の分配の関係がマトリクス状になっていれば良く、物理
的にマトリクス状に配列されている必要は無い。かかる
構成で、ＣＰＵユニット１が「Ａ7 ，Ａ6 ，Ａ5 ，
Ａ4 」＝「０，０，０，１」，「Ａ3 ，Ａ2 ，Ａ1 ，Ａ
0 」＝「０，０，０，１」でＩ／Ｏアクセスをかける
と、システムでは第１行１列のＩ／Ｏユニット１１の一
致検出信号Ｉ11のみがアクティブとなり、Ｉ／Ｏユニッ
ト１１が単独でアクセスされる。
【００３６】この場合に、ＣＰＵユニット１が通常のデ
ータ読／書のアクセスを行った場合の動作は上記第１実
施例で述べたものと同様である。但し、ＣＰＵユニット
１がステータスデータの読出アクセスを行った場合に
は、同時に発生するステータスデータの読出イネーブル
信号ＳＥ（不図示）により、Ｉ／Ｏユニット１１のステ
ータスビット情報Ｓ11はドライバ回路Ｄ１１5 を介して
データバスのビットＤ0に出力される。他のＩ／Ｏユニ
ット１２〜４４が夫々単独でアクセスされた場合も同様
である。
ータ読／書のアクセスを行った場合の動作は上記第１実
施例で述べたものと同様である。但し、ＣＰＵユニット
１がステータスデータの読出アクセスを行った場合に
は、同時に発生するステータスデータの読出イネーブル
信号ＳＥ（不図示）により、Ｉ／Ｏユニット１１のステ
ータスビット情報Ｓ11はドライバ回路Ｄ１１5 を介して
データバスのビットＤ0に出力される。他のＩ／Ｏユニ
ット１２〜４４が夫々単独でアクセスされた場合も同様
である。
【００３７】次に、ＣＰＵユニット１が「Ａ7 ，Ａ6 ，
Ａ5 ，Ａ4 」＝「０，０，０，１」，「Ａ3 ，Ａ2 ，Ａ
1 ，Ａ0 」＝「１，１，１，１」でＩ／Ｏアクセスをか
けると、第１行の全Ｉ／Ｏユニット１１〜１４の各一致
検出信号Ｉ11〜Ｉ14が共にアクティブとなり、Ｉ／Ｏユ
ニット１１〜１４は同時にアクセスされる。この場合
に、ＣＰＵユニット１がデータ書込のアクセスを行った
場合には、Ｉ／Ｏユニット１１〜１４の各書込レジスタ
ＷＲに同一データが一斉にストアされる。またＣＰＵユ
ニット１がステータスデータの読出アクセスを行った場
合には、Ｉ／Ｏユニット１１〜１４の各ステータスビッ
ト情報Ｓ11〜Ｓ14は夫々のドライバ回路Ｄを介してデー
タバス上のビットＤ0 〜Ｄ3 に出力される。
Ａ5 ，Ａ4 」＝「０，０，０，１」，「Ａ3 ，Ａ2 ，Ａ
1 ，Ａ0 」＝「１，１，１，１」でＩ／Ｏアクセスをか
けると、第１行の全Ｉ／Ｏユニット１１〜１４の各一致
検出信号Ｉ11〜Ｉ14が共にアクティブとなり、Ｉ／Ｏユ
ニット１１〜１４は同時にアクセスされる。この場合
に、ＣＰＵユニット１がデータ書込のアクセスを行った
場合には、Ｉ／Ｏユニット１１〜１４の各書込レジスタ
ＷＲに同一データが一斉にストアされる。またＣＰＵユ
ニット１がステータスデータの読出アクセスを行った場
合には、Ｉ／Ｏユニット１１〜１４の各ステータスビッ
ト情報Ｓ11〜Ｓ14は夫々のドライバ回路Ｄを介してデー
タバス上のビットＤ0 〜Ｄ3 に出力される。
【００３８】従って、ＣＰＵユニット１は可能な組み合
わせの任意の複数のＩ／Ｏユニットに対して共通データ
を一斉にセットし、又はＩ／Ｏユニット毎の各ステータ
スデータビットを一斉に取り込める。同様にして、ＣＰ
Ｕユニット１が「Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 」＝「１，
１，１，１」，「Ａ3 ，Ａ2 ，Ａ1 ，Ａ0 」＝「０，
０，０，１」でＩ／Ｏアクセスをかけると、第１列の全
Ｉ／Ｏユニット１１，２１，３１，４１の各一致検出信
号Ｉ11，Ｉ21，Ｉ31，Ｉ41が共にアクティブとなり、Ｉ
／Ｏユニット１１，２１，３１，４１は同時にアクセス
される。
わせの任意の複数のＩ／Ｏユニットに対して共通データ
を一斉にセットし、又はＩ／Ｏユニット毎の各ステータ
スデータビットを一斉に取り込める。同様にして、ＣＰ
Ｕユニット１が「Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 」＝「１，
１，１，１」，「Ａ3 ，Ａ2 ，Ａ1 ，Ａ0 」＝「０，
０，０，１」でＩ／Ｏアクセスをかけると、第１列の全
Ｉ／Ｏユニット１１，２１，３１，４１の各一致検出信
号Ｉ11，Ｉ21，Ｉ31，Ｉ41が共にアクティブとなり、Ｉ
／Ｏユニット１１，２１，３１，４１は同時にアクセス
される。
【００３９】更に、ＣＰＵユニット１が「Ａ7 ，Ａ6 ，
Ａ5 ，Ａ4 」＝「１，１，１，１」，「Ａ3 ，Ａ2 ，Ａ
1 ，Ａ0 」＝「１，１，１，１」でＩ／Ｏアクセスをか
けると、システムの全Ｉ／Ｏユニット１１〜４４の各一
致検出信号Ｉ11〜Ｉ44が共にアクティブとなり、全Ｉ／
Ｏユニット１１〜４４が同時にアクセスされる。共通デ
ータの書込又はステータスデータの読込をこのアクセス
モードで行うと、特に効率が良い。上記以外にも、各Ｉ
／Ｏユニットの様々な組み合わせによる同時アクセスが
可能である。
Ａ5 ，Ａ4 」＝「１，１，１，１」，「Ａ3 ，Ａ2 ，Ａ
1 ，Ａ0 」＝「１，１，１，１」でＩ／Ｏアクセスをか
けると、システムの全Ｉ／Ｏユニット１１〜４４の各一
致検出信号Ｉ11〜Ｉ44が共にアクティブとなり、全Ｉ／
Ｏユニット１１〜４４が同時にアクセスされる。共通デ
ータの書込又はステータスデータの読込をこのアクセス
モードで行うと、特に効率が良い。上記以外にも、各Ｉ
／Ｏユニットの様々な組み合わせによる同時アクセスが
可能である。
【００４０】なお、上記第１実施例では各アドレス検出
部１１2 〜１１4 をＡＮＤゲート回路等で構成したデコ
ーダにより実現したがこれに限らない。例えばコンパレ
ータ回路を使用して実現しても良い。また、上記各実施
例ではシステムの共通バス１００がアドレスバスを備え
る場合を述べたがこれに限らない。Ｉ／Ｏアドレスの情
報はどの様な方法（例えばデータバスを時分割してＩ／
Ｏアドレス情報を送る等）で転送される場合でも本発明
を適用できる。
部１１2 〜１１4 をＡＮＤゲート回路等で構成したデコ
ーダにより実現したがこれに限らない。例えばコンパレ
ータ回路を使用して実現しても良い。また、上記各実施
例ではシステムの共通バス１００がアドレスバスを備え
る場合を述べたがこれに限らない。Ｉ／Ｏアドレスの情
報はどの様な方法（例えばデータバスを時分割してＩ／
Ｏアドレス情報を送る等）で転送される場合でも本発明
を適用できる。
【００４１】また、上記各実施例ではステータスビット
情報をＩ／Ｏユニット毎に異なるデータバス線上に出力
したがこれに限らない。各Ｉ／Ｏユニットが共通のデー
タバス線上にステータスビット情報を出力しても、エラ
ー状態の有／無等の検出を素早く行える。また、上記本
発明に好適なる複数の実施例を述べたが、本発明思想を
逸脱しない範囲内で、構成及び制御の様々な変更が行え
ることは言うまでも無い。
情報をＩ／Ｏユニット毎に異なるデータバス線上に出力
したがこれに限らない。各Ｉ／Ｏユニットが共通のデー
タバス線上にステータスビット情報を出力しても、エラ
ー状態の有／無等の検出を素早く行える。また、上記本
発明に好適なる複数の実施例を述べたが、本発明思想を
逸脱しない範囲内で、構成及び制御の様々な変更が行え
ることは言うまでも無い。
【００４２】
【発明の効果】以上述べた如く本発明（１）によれば、
各Ｉ／ＯユニットはＣＰＵユニットから送られるグルー
プアドレスの一致と、ユニットアドレス又は共通アドレ
スの一致とが共に検出された場合にＩ／Ｏアクセスを付
勢されるように構成されているので、複数のＩ／Ｏユニ
ットに対して同一設定データの同時設定を行うことや、
該複数のＩ／Ｏユニットからステータスデータを効率良
く取り込むことが可能となり、この種のＣＰＵシステム
の処理の効率化、高速化に寄与するところが極めて大き
い。
各Ｉ／ＯユニットはＣＰＵユニットから送られるグルー
プアドレスの一致と、ユニットアドレス又は共通アドレ
スの一致とが共に検出された場合にＩ／Ｏアクセスを付
勢されるように構成されているので、複数のＩ／Ｏユニ
ットに対して同一設定データの同時設定を行うことや、
該複数のＩ／Ｏユニットからステータスデータを効率良
く取り込むことが可能となり、この種のＣＰＵシステム
の処理の効率化、高速化に寄与するところが極めて大き
い。
【００４３】また本発明（２）によれば、Ｉ／Ｏアドレ
ス空間を構成するｍ＋ｎビットのアドレスビット情報を
ｍ行ｎ列のマトリクス配列よりなる各Ｉ／Ｏユニットに
対応させると共に、各Ｉ／ＯユニットはＣＰＵユニット
から送られるｉ行（ｉ＝１〜ｍ）及びｊ列（ｊ＝１〜
ｎ）のアドレスビット情報が共にアクティブであること
によりＩ／Ｏアクセスを付勢されるように構成されてい
るので、任意組み合わせの複数のＩ／Ｏユニットに対し
て同一設定データの同時設定を行うことや、該複数のＩ
／Ｏユニットからステータスデータを効率良く取り込む
ことが可能となり、この種のＣＰＵシステムの処理の効
率化、高速化に寄与するところが極めて大きい。
ス空間を構成するｍ＋ｎビットのアドレスビット情報を
ｍ行ｎ列のマトリクス配列よりなる各Ｉ／Ｏユニットに
対応させると共に、各Ｉ／ＯユニットはＣＰＵユニット
から送られるｉ行（ｉ＝１〜ｍ）及びｊ列（ｊ＝１〜
ｎ）のアドレスビット情報が共にアクティブであること
によりＩ／Ｏアクセスを付勢されるように構成されてい
るので、任意組み合わせの複数のＩ／Ｏユニットに対し
て同一設定データの同時設定を行うことや、該複数のＩ
／Ｏユニットからステータスデータを効率良く取り込む
ことが可能となり、この種のＣＰＵシステムの処理の効
率化、高速化に寄与するところが極めて大きい。
【図１】図１は本発明の原理を説明する図（１）であ
る。
る。
【図２】図２は本発明の原理を説明する図（２）であ
る。
る。
【図３】図３は第１実施例のＣＰＵシステムのブロック
図である。
図である。
【図４】図４は第２実施例のＣＰＵシステムのブロック
図である。
図である。
【図５】図５は従来のＣＰＵシステムのブロック図であ
る。
る。
１ ＣＰＵユニット １１，１２，２１，２２ Ｉ／Ｏユニット １００ 共通バス １１2 グループアドレス検出部 １１3 ユニットアドレス検出部 １１4 共通アドレス検出部
Claims (3)
- 【請求項１】 ＣＰＵユニットと、複数のＩ／Ｏユニッ
トとがシステムの共通バスを介して相互に接続すると共
に、ＣＰＵユニットがＩ／Ｏアドレスの情報を使用して
Ｉ／Ｏユニットのアクセスを行うＣＰＵシステムにおい
て、 Ｉ／Ｏアドレス空間の複数のＩ／Ｏアドレスを共通のグ
ループアドレスでグループ分けすると共に、各Ｉ／Ｏユ
ニットは自己が属するグループアドレスの一致検出を行
うグループアドレス検出部と、該グループ内の自己に固
有のユニットアドレスの一致検出を行うユニットアドレ
ス検出部と、所定の共通アドレスの一致検出を行う共通
アドレス検出部とを備え、 各Ｉ／ＯユニットはＣＰＵユニットから送られるグルー
プアドレスの一致と、ユニットアドレス又は共通アドレ
スの一致とが共に検出された場合にＩ／Ｏアクセスを付
勢されるように構成されていることを特徴とするＣＰＵ
システム。 - 【請求項２】 ＣＰＵユニットと、複数のＩ／Ｏユニッ
トとがシステムの共通バスを介して相互に接続すると共
に、ＣＰＵユニットがＩ／Ｏアドレスの情報を使用して
Ｉ／Ｏユニットのアクセスを行うＣＰＵシステムにおい
て、 Ｉ／Ｏアドレス空間を構成するｍ＋ｎビットのアドレス
ビット情報をｍ行ｎ列のマトリクス配列よりなる各Ｉ／
Ｏユニットに対応させると共に、各Ｉ／ＯユニットはＣ
ＰＵユニットから送られるｉ行（ｉ＝１〜ｍ）及びｊ列
（ｊ＝１〜ｎ）のアドレスビット情報が共にアクティブ
であることによりＩ／Ｏアクセスを付勢されるように構
成されていることを特徴とするＣＰＵシステム。 - 【請求項３】 各Ｉ／ＯユニットはＣＰＵユニットのＩ
／Ｏアクセスにより読み出されるべき各ステータスビッ
ト情報をシステムの共通バス上の同一又は互いに異なる
ビット情報線に出力するように構成されていることを特
徴とする請求項１又は請求項２のＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722594A JPH0883235A (ja) | 1994-09-12 | 1994-09-12 | Ｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722594A JPH0883235A (ja) | 1994-09-12 | 1994-09-12 | Ｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883235A true JPH0883235A (ja) | 1996-03-26 |
Family
ID=16700811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21722594A Pending JPH0883235A (ja) | 1994-09-12 | 1994-09-12 | Ｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339012A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Mitsubishi-Electric Industrial System Corp | Ｐｉｏアクセス方式 |
-
1994
- 1994-09-12 JP JP21722594A patent/JPH0883235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339012A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Mitsubishi-Electric Industrial System Corp | Ｐｉｏアクセス方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |