JPH088339A - 半導体素子の多層配線形成方法 - Google Patents
半導体素子の多層配線形成方法Info
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- JPH088339A JPH088339A JP14004594A JP14004594A JPH088339A JP H088339 A JPH088339 A JP H088339A JP 14004594 A JP14004594 A JP 14004594A JP 14004594 A JP14004594 A JP 14004594A JP H088339 A JPH088339 A JP H088339A
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- forming
- insulating film
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 下層配線部の凹部に生じるＳＯＧクラックを
なくすことにより、平滑な絶縁膜を形成し、上層配線の
形成時のカバーレージ不良や、エッチング不良等をひき
起こすことのない半導体素子の多層配線形成方法を提供
する。 【構成】 下層配線部の平坦化を行うためにＳＯＧを複
数回塗布する半導体素子の多層配線形成方法において、
第１層配線４２上に形成される第１の絶縁膜４３の凹部
にＳＯＧ４４の塗布回数を所定回数より１回だけ少ない
回数だけ塗布して、第１層配線４２間に厚めのＳＯＧ４
４を形成する工程と、この厚めのＳＯＧ４４を焼成し、
この厚めのＳＯＧ４４にクラックを発生させる工程と、
最後のＳＯＧ４４Ａの塗布を行い、そのクラックを埋め
込み薄めのＳＯＧ４４Ａを形成する工程と、この薄めの
ＳＯＧ４４Ａを焼成する工程とを施す。
なくすことにより、平滑な絶縁膜を形成し、上層配線の
形成時のカバーレージ不良や、エッチング不良等をひき
起こすことのない半導体素子の多層配線形成方法を提供
する。 【構成】 下層配線部の平坦化を行うためにＳＯＧを複
数回塗布する半導体素子の多層配線形成方法において、
第１層配線４２上に形成される第１の絶縁膜４３の凹部
にＳＯＧ４４の塗布回数を所定回数より１回だけ少ない
回数だけ塗布して、第１層配線４２間に厚めのＳＯＧ４
４を形成する工程と、この厚めのＳＯＧ４４を焼成し、
この厚めのＳＯＧ４４にクラックを発生させる工程と、
最後のＳＯＧ４４Ａの塗布を行い、そのクラックを埋め
込み薄めのＳＯＧ４４Ａを形成する工程と、この薄めの
ＳＯＧ４４Ａを焼成する工程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の多層配線
形成方法に係り、特に、半導体素子におけるＳＯＧ（ス
ピン・オン・グラス）の塗布に関するものである。
形成方法に係り、特に、半導体素子におけるＳＯＧ（ス
ピン・オン・グラス）の塗布に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３はかかる
従来の半導体素子の多層配線形成方法を示す図である。
まず、図３（ａ）に示すように、既にトランジスタ等が
形成された半導体基板１上に第１層配線２を形成する。
例えば、以下に示すようなものがあった。図３はかかる
従来の半導体素子の多層配線形成方法を示す図である。
まず、図３（ａ）に示すように、既にトランジスタ等が
形成された半導体基板１上に第１層配線２を形成する。
【０００３】次に、図３（ｂ）に示すように、必要に応
じて、第１の絶縁膜３を形成する。次に、図３（ｃ）に
示すように、第１の絶縁膜３上にＳＯＧ４を複数回塗布
し、第１層配線２の段差を埋め込み、平坦化する。次
に、図３（ｄ）に示すように、ＳＯＧ４中の水分脱離の
ための焼成（約４００℃キュア）を行い、その後、第２
の絶縁膜６を形成する。図示されていないが、第１層配
線２上の必要箇所に第１の絶縁膜３、ＳＯＧ４、第２の
絶縁膜６を貫通して、スルーホールが開孔され、最後
に、第２層配線が形成される。
じて、第１の絶縁膜３を形成する。次に、図３（ｃ）に
示すように、第１の絶縁膜３上にＳＯＧ４を複数回塗布
し、第１層配線２の段差を埋め込み、平坦化する。次
に、図３（ｄ）に示すように、ＳＯＧ４中の水分脱離の
ための焼成（約４００℃キュア）を行い、その後、第２
の絶縁膜６を形成する。図示されていないが、第１層配
線２上の必要箇所に第１の絶縁膜３、ＳＯＧ４、第２の
絶縁膜６を貫通して、スルーホールが開孔され、最後
に、第２層配線が形成される。
【０００４】上記以外にも、ＳＯＧは、エッチバックの
犠牲膜として用いられるので、その場合について説明す
る。図４（ａ）に示すように、既に、第１層配線１２、
層間絶縁膜１３まで形成された半導体基板１１上に、図
４（ｂ）に示すように、ＳＯＧ１４を一回若しくは、複
数回塗布し、平坦化を行い、前述と同様に、ＳＯＧ１４
中の水分脱離のための焼成（約４００℃キュア）を行
う。
犠牲膜として用いられるので、その場合について説明す
る。図４（ａ）に示すように、既に、第１層配線１２、
層間絶縁膜１３まで形成された半導体基板１１上に、図
４（ｂ）に示すように、ＳＯＧ１４を一回若しくは、複
数回塗布し、平坦化を行い、前述と同様に、ＳＯＧ１４
中の水分脱離のための焼成（約４００℃キュア）を行
う。
【０００５】その後、図４（ｃ）に示すように、全面エ
ッチバックすることにより、平坦な層間絶縁膜１５が得
られ、その後、図示はされていないが、第１層配線１２
上の必要箇所に層間絶縁膜１３を貫通して、スルーホー
ルが開孔され、最後に第２層配線が形成される。
ッチバックすることにより、平坦な層間絶縁膜１５が得
られ、その後、図示はされていないが、第１層配線１２
上の必要箇所に層間絶縁膜１３を貫通して、スルーホー
ルが開孔され、最後に第２層配線が形成される。
【０００６】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の形成方法による多層配線構造においては、配
線間隔の狭い箇所、及び半導体素子と第１層配線を接続
するコンタクトの部分でＳＯＧが厚く塗布され、その後
の焼成でＳＯＧ自体の収縮により、図５（ａ）に示すよ
うに、ＳＯＧクラック５が生じる。このＳＯＧクラック
５は、第２の絶縁膜６の形成の際に、クラック自体を埋
めることができず、図３（ｄ）に示すように、ＳＯＧク
ラック５が残る。
べた従来の形成方法による多層配線構造においては、配
線間隔の狭い箇所、及び半導体素子と第１層配線を接続
するコンタクトの部分でＳＯＧが厚く塗布され、その後
の焼成でＳＯＧ自体の収縮により、図５（ａ）に示すよ
うに、ＳＯＧクラック５が生じる。このＳＯＧクラック
５は、第２の絶縁膜６の形成の際に、クラック自体を埋
めることができず、図３（ｄ）に示すように、ＳＯＧク
ラック５が残る。
【０００７】一般に、埋め込み平坦化に用いられるＳＯ
Ｇは、焼成（４００℃への加熱）における熱収縮率が大
きい（２４％程度）ため、ＳＯＧが厚く、かつ多量に塗
布されるとクラックが発生する。図５（ｂ）はかかる多
層配線構造を有する半導体素子の断面図であり、半導体
基板２１上には、第１の絶縁膜２２が形成され、この第
１の絶縁膜２２の第１層配線２３間の凹部にクラック２
４Ａが生じたＳＯＧ２４が形成され、その上に第２の絶
縁膜２５、第３の絶縁膜２６、保護膜２７が順次積層れ
ている。
Ｇは、焼成（４００℃への加熱）における熱収縮率が大
きい（２４％程度）ため、ＳＯＧが厚く、かつ多量に塗
布されるとクラックが発生する。図５（ｂ）はかかる多
層配線構造を有する半導体素子の断面図であり、半導体
基板２１上には、第１の絶縁膜２２が形成され、この第
１の絶縁膜２２の第１層配線２３間の凹部にクラック２
４Ａが生じたＳＯＧ２４が形成され、その上に第２の絶
縁膜２５、第３の絶縁膜２６、保護膜２７が順次積層れ
ている。
【０００８】図５（ｂ）に示すように、ＳＯＧクラック
２４Ａ上に形成された第２の絶縁膜２５の表面には、
〔図３（ｄ）においては、第２の絶縁膜６として示して
いる〕凹凸があり、そこに、第２層配線を形成した場
合、配線とのカバーレージ不良や、エッチング不良等を
引きおこす。また、エッチバックの犠牲膜として用いら
れるＳＯＧも同様に、図６（ａ）に示すように、ＳＯＧ
が厚く塗布される部分３４Ａで、ＳＯＧの焼成の際にＳ
ＯＧクラック３５が生じる。なお、３１は半導体基板、
３２は第１層配線、３３は層間絶縁膜である。
２４Ａ上に形成された第２の絶縁膜２５の表面には、
〔図３（ｄ）においては、第２の絶縁膜６として示して
いる〕凹凸があり、そこに、第２層配線を形成した場
合、配線とのカバーレージ不良や、エッチング不良等を
引きおこす。また、エッチバックの犠牲膜として用いら
れるＳＯＧも同様に、図６（ａ）に示すように、ＳＯＧ
が厚く塗布される部分３４Ａで、ＳＯＧの焼成の際にＳ
ＯＧクラック３５が生じる。なお、３１は半導体基板、
３２は第１層配線、３３は層間絶縁膜である。
【０００９】この状態で、全面エッチングを行うと、図
６（ｂ）に示すように、残ったＳＯＧ３４Ｂの部分にＳ
ＯＧクラック３５Ａが残る。つまり、表面に凹凸が残
り、平坦な層間絶縁膜が形成できず、その後、第２層配
線の形成時にカバーレージ不良やエッチング不良等をひ
き起こす。本発明は、上記問題点を解決するために、下
層配線部の凹部に生じるＳＯＧクラックをなくすことに
より、平滑な絶縁膜を形成し、上層配線の形成時のカバ
ーレージ不良やエッチング不良等をひき起こすことのな
い半導体素子の多層配線形成方法を提供することを目的
とする。
６（ｂ）に示すように、残ったＳＯＧ３４Ｂの部分にＳ
ＯＧクラック３５Ａが残る。つまり、表面に凹凸が残
り、平坦な層間絶縁膜が形成できず、その後、第２層配
線の形成時にカバーレージ不良やエッチング不良等をひ
き起こす。本発明は、上記問題点を解決するために、下
層配線部の凹部に生じるＳＯＧクラックをなくすことに
より、平滑な絶縁膜を形成し、上層配線の形成時のカバ
ーレージ不良やエッチング不良等をひき起こすことのな
い半導体素子の多層配線形成方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）下層配線部の平坦化を行うＳＯＧを複数回塗布す
る半導体素子の多層配線形成方法において、下層配線部
の凹部にＳＯＧの塗布回数を所定回数より１回だけ少な
い回数だけ塗布して、厚めのＳＯＧを形成する工程と、
この厚めのＳＯＧを焼成し、この厚めのＳＯＧにクラッ
クを発生させる工程と、最後のＳＯＧの塗布を行い、こ
のクラックを埋め込み薄めのＳＯＧを形成する工程と、
この薄めのＳＯＧを焼成する工程とを施すようにしたも
のである。
成するために、 （１）下層配線部の平坦化を行うＳＯＧを複数回塗布す
る半導体素子の多層配線形成方法において、下層配線部
の凹部にＳＯＧの塗布回数を所定回数より１回だけ少な
い回数だけ塗布して、厚めのＳＯＧを形成する工程と、
この厚めのＳＯＧを焼成し、この厚めのＳＯＧにクラッ
クを発生させる工程と、最後のＳＯＧの塗布を行い、こ
のクラックを埋め込み薄めのＳＯＧを形成する工程と、
この薄めのＳＯＧを焼成する工程とを施すようにしたも
のである。
【００１１】（２）ＳＯＧの犠牲膜エッチバックを行い
層間絶縁膜を平坦化する半導体素子の多層配線形成方法
において、下層配線上に形成される凹凸を有する層間絶
縁膜上にＳＯＧの塗布回数を所定回数より１回だけ少な
い回数だけ塗布して下層配線間に厚めのＳＯＧを形成す
る工程と、この厚めのＳＯＧを焼成し、この厚めのＳＯ
Ｇにクラックを発生させる工程と、最後のＳＯＧの塗布
を行い、このクラックを埋め込み薄めのＳＯＧを形成す
る工程と、この薄めのＳＯＧを焼成する工程とを施すよ
うにしたものである。
層間絶縁膜を平坦化する半導体素子の多層配線形成方法
において、下層配線上に形成される凹凸を有する層間絶
縁膜上にＳＯＧの塗布回数を所定回数より１回だけ少な
い回数だけ塗布して下層配線間に厚めのＳＯＧを形成す
る工程と、この厚めのＳＯＧを焼成し、この厚めのＳＯ
Ｇにクラックを発生させる工程と、最後のＳＯＧの塗布
を行い、このクラックを埋め込み薄めのＳＯＧを形成す
る工程と、この薄めのＳＯＧを焼成する工程とを施すよ
うにしたものである。
【００１２】
【作用】本発明は、上記したように、半導体素子の多層
配線形成工程において、下層配線部の凹部に複数回の塗
布によりＳＯＧが厚く形成され、焼成によりクラックが
発生するのを防止するために、ＳＯＧの塗布回数を所定
回数より１回だけ少ない回数だけ塗布して、下層配線部
の凹部に厚めのＳＯＧを形成する工程と、この厚めのＳ
ＯＧを焼成する工程と、最後のＳＯＧの塗布を行い、薄
めのＳＯＧを形成する工程と、この薄めのＳＯＧを焼成
する工程とを施すようにしたので、ＳＯＧクラックをな
くし、平滑な絶縁膜を形成することができ、第２層配線
の形成時のカバーレージ不良や、エッチング不良等をひ
き起こすことがなくなる。
配線形成工程において、下層配線部の凹部に複数回の塗
布によりＳＯＧが厚く形成され、焼成によりクラックが
発生するのを防止するために、ＳＯＧの塗布回数を所定
回数より１回だけ少ない回数だけ塗布して、下層配線部
の凹部に厚めのＳＯＧを形成する工程と、この厚めのＳ
ＯＧを焼成する工程と、最後のＳＯＧの塗布を行い、薄
めのＳＯＧを形成する工程と、この薄めのＳＯＧを焼成
する工程とを施すようにしたので、ＳＯＧクラックをな
くし、平滑な絶縁膜を形成することができ、第２層配線
の形成時のカバーレージ不良や、エッチング不良等をひ
き起こすことがなくなる。
【００１３】また、ＳＯＧの犠牲膜エッチバックを行
い、層間絶縁膜を平坦化する際に、その上のメタルエッ
チングにおける段差やエッチング不良をなくすことがで
きる。
い、層間絶縁膜を平坦化する際に、その上のメタルエッ
チングにおける段差やエッチング不良をなくすことがで
きる。
【００１４】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１実施例を示す
半導体素子の多層配線形成工程断面図である。 （１）図１（ａ）に示すように、既にトランジスタ等が
形成された半導体基板４１上に第１層配線４２を形成す
る。
がら詳細に説明する。図１は本発明の第１実施例を示す
半導体素子の多層配線形成工程断面図である。 （１）図１（ａ）に示すように、既にトランジスタ等が
形成された半導体基板４１上に第１層配線４２を形成す
る。
【００１５】（２）次に、図１（ｂ）に示すように、必
要に応じて、第１の絶縁膜４３を形成する。この後、所
望するＳＯＧ塗布回数の一回前までＳＯＧ４４の塗布を
行う（３回塗りを所望する場合は２回塗りまで行う）。 （３）この時点で、焼成（４００℃熱処理）を行う。こ
の時の焼成で、配線間隔の狭い箇所や、コンタクトの部
分のようなＳＯＧが厚く塗布されているところに、図１
（ｃ）に示すように、ＳＯＧクラック４５が発生する。
なお、ここで、無機系ＳＯＧの場合は、０．５μｍ程
度、有機系ＳＯＧの場合は、１μｍ程度の厚さの場合、
焼成するとＳＯＧクラックが生じる。
要に応じて、第１の絶縁膜４３を形成する。この後、所
望するＳＯＧ塗布回数の一回前までＳＯＧ４４の塗布を
行う（３回塗りを所望する場合は２回塗りまで行う）。 （３）この時点で、焼成（４００℃熱処理）を行う。こ
の時の焼成で、配線間隔の狭い箇所や、コンタクトの部
分のようなＳＯＧが厚く塗布されているところに、図１
（ｃ）に示すように、ＳＯＧクラック４５が発生する。
なお、ここで、無機系ＳＯＧの場合は、０．５μｍ程
度、有機系ＳＯＧの場合は、１μｍ程度の厚さの場合、
焼成するとＳＯＧクラックが生じる。
【００１６】（４）この後、図１（ｄ）に示すように、
最後のＳＯＧ塗布を行い、ＳＯＧクラック４５内部をＳ
ＯＧ４４Ａで埋める。 （５）その後、図１（ｅ）に示すように、もう一度焼成
を行う。この時の焼成では、最後のＳＯＧ塗布における
ＳＯＧ塗布量が少ないことから、焼成されたＳＯＧ４４
Ｂにはクラックは生じない。
最後のＳＯＧ塗布を行い、ＳＯＧクラック４５内部をＳ
ＯＧ４４Ａで埋める。 （５）その後、図１（ｅ）に示すように、もう一度焼成
を行う。この時の焼成では、最後のＳＯＧ塗布における
ＳＯＧ塗布量が少ないことから、焼成されたＳＯＧ４４
Ｂにはクラックは生じない。
【００１７】（６）この後、図１（ｆ）に示すように、
第２の絶縁膜４６を形成する。このように構成すること
により、ＳＯＧにクラックが発生することはなくなり、
平滑な絶縁膜を形成し、第２層配線の形成時のカバーレ
ージ不良やエッチング不良等をひき起こすことがなくな
る。図２は本発明の第２実施例を示す半導体素子の多層
配線形成工程断面図である。この実施例においては、エ
ッチバックの犠牲膜としてＳＯＧを用いる場合について
説明する。
第２の絶縁膜４６を形成する。このように構成すること
により、ＳＯＧにクラックが発生することはなくなり、
平滑な絶縁膜を形成し、第２層配線の形成時のカバーレ
ージ不良やエッチング不良等をひき起こすことがなくな
る。図２は本発明の第２実施例を示す半導体素子の多層
配線形成工程断面図である。この実施例においては、エ
ッチバックの犠牲膜としてＳＯＧを用いる場合について
説明する。
【００１８】（１）まず、図２（ａ）に示すように、エ
ッチバックの犠牲膜としてＳＯＧを用いる場合、既にト
ランジスタ等が形成された半導体基板５１上に、第１層
配線５２が形成され、更に、その第１層配線５２上に層
間絶縁膜５３が形成されている。 （２）次に、図２（ｂ）に示すように、所望するＳＯＧ
塗布回数の一回前までＳＯＧ５４の塗布を行う。例え
ば、ＳＯＧの３回塗りを所望する場合は２回塗りまで行
う。
ッチバックの犠牲膜としてＳＯＧを用いる場合、既にト
ランジスタ等が形成された半導体基板５１上に、第１層
配線５２が形成され、更に、その第１層配線５２上に層
間絶縁膜５３が形成されている。 （２）次に、図２（ｂ）に示すように、所望するＳＯＧ
塗布回数の一回前までＳＯＧ５４の塗布を行う。例え
ば、ＳＯＧの３回塗りを所望する場合は２回塗りまで行
う。
【００１９】（３）次に、この時点で焼成を行う。この
時の焼成で、ＳＯＧ５４が厚く塗布される部分で、図２
（ｃ）に示すように、ＳＯＧクラック５５が発生する。 （４）この後、図２（ｄ）に示すように、最終のＳＯＧ
５４Ａの塗布を行い、ＳＯＧクラック５５内部をＳＯＧ
５４Ａで埋める。その後、もう一度焼成を行う。
時の焼成で、ＳＯＧ５４が厚く塗布される部分で、図２
（ｃ）に示すように、ＳＯＧクラック５５が発生する。 （４）この後、図２（ｄ）に示すように、最終のＳＯＧ
５４Ａの塗布を行い、ＳＯＧクラック５５内部をＳＯＧ
５４Ａで埋める。その後、もう一度焼成を行う。
【００２０】この時の焼成では、第１実施例と同様、最
終のＳＯＧ塗布時におけるＳＯＧ塗布量が少ないことか
ら、クラックは生じない。なお、上記実施例において
は、第１層配線上には第１の絶縁膜を形成した例を示し
たが、その第１の絶縁膜をなくして、第１層配線間の凹
部にＳＯＧ塗布するようにした場合にも、上記同様の作
用効果を奏することができる。
終のＳＯＧ塗布時におけるＳＯＧ塗布量が少ないことか
ら、クラックは生じない。なお、上記実施例において
は、第１層配線上には第１の絶縁膜を形成した例を示し
たが、その第１の絶縁膜をなくして、第１層配線間の凹
部にＳＯＧ塗布するようにした場合にも、上記同様の作
用効果を奏することができる。
【００２１】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）下層配線部の凹部に生じるＳＯＧクラックをなく
し、平滑な絶縁膜を形成することができ、上層配線の形
成時のカバーレージ不良やエッチング不良等をひき起こ
すことがない、信頼性の高い半導体素子の多層配線形成
を行うことができる。
よれば、以下のような効果を奏することができる。 （１）下層配線部の凹部に生じるＳＯＧクラックをなく
し、平滑な絶縁膜を形成することができ、上層配線の形
成時のカバーレージ不良やエッチング不良等をひき起こ
すことがない、信頼性の高い半導体素子の多層配線形成
を行うことができる。
【００２３】（２）ＳＯＧの犠牲膜エッチバックを行
い、層間絶縁膜を平坦化する際に、その上のメタルエッ
チングにおける段差やエッチング不良をなくすことがで
きる。
い、層間絶縁膜を平坦化する際に、その上のメタルエッ
チングにおける段差やエッチング不良をなくすことがで
きる。
【図１】本発明の第１実施例を示す半導体素子の多層配
線形成工程断面図である。
線形成工程断面図である。
【図２】本発明の第２実施例を示す半導体素子の多層配
線形成工程断面図である。
線形成工程断面図である。
【図３】従来の半導体素子の多層配線形成方法を示す図
である。
である。
【図４】従来のエッチバックの犠牲膜としてのＳＯＧが
形成される半導体素子の多層配線形成方法を示す図であ
る。
形成される半導体素子の多層配線形成方法を示す図であ
る。
【図５】従来技術の第１の問題点の説明図である。
【図６】従来技術の第２の問題点の説明図である。
４１，５１ 半導体基板 ４２，５２ 第１層配線 ４３ 第１の絶縁膜 ４４，４４Ａ，４４Ｂ，５４，５４Ａ ＳＯＧ ４５，５５ ＳＯＧクラック ４６ 第２の絶縁膜 ５３ 層間絶縁膜
Claims (2)
- 【請求項１】 下層配線部の平坦化を行うＳＯＧを複数
回塗布する半導体素子の多層配線形成方法において、
（ａ）下層配線部の凹部にＳＯＧの塗布回数を所定回数
より１回だけ少ない回数だけ塗布して、厚めのＳＯＧを
形成する工程と、（ｂ）該厚めのＳＯＧを焼成し、該厚
めのＳＯＧにクラックを発生させる工程と、（ｃ）最後
のＳＯＧの塗布を行い、該クラックを埋め込み薄めのＳ
ＯＧを形成する工程と、（ｄ）該薄めのＳＯＧを焼成す
る工程とを施すことを特徴とする半導体素子の多層配線
形成方法。 - 【請求項２】 ＳＯＧの犠牲膜エッチバックを行い層間
絶縁膜を平坦化する半導体素子の多層配線形成方法にお
いて、（ａ）下層配線上に形成される凹凸を有する層間
絶縁膜上にＳＯＧの塗布回数を所定回数より１回だけ少
ない回数だけ塗布して下層配線間に厚めのＳＯＧを形成
する工程と、（ｂ）該厚めのＳＯＧを焼成し、該厚めの
ＳＯＧにクラックを発生させる工程と、（ｃ）最後のＳ
ＯＧの塗布を行い、該クラックを埋め込み薄めのＳＯＧ
を形成する工程と、（ｄ）該薄めのＳＯＧを焼成する工
程とを施すことを特徴とする半導体素子の多層配線形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14004594A JP3328430B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体素子の多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14004594A JP3328430B2 (ja) | 1994-06-22 | 1994-06-22 | 半導体素子の多層配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088339A true JPH088339A (ja) | 1996-01-12 |
| JP3328430B2 JP3328430B2 (ja) | 2002-09-24 |
Family
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| JP (1) | JP3328430B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233170B1 (en) | 1998-12-24 | 2001-05-15 | Nec Corporation | Sense amplifier circuit, memory device using the circuit and method for reading the memory device |
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1994
- 1994-06-22 JP JP14004594A patent/JP3328430B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233170B1 (en) | 1998-12-24 | 2001-05-15 | Nec Corporation | Sense amplifier circuit, memory device using the circuit and method for reading the memory device |
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| Publication number | Publication date |
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| JP3328430B2 (ja) | 2002-09-24 |
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