JPH088351B2 - 化合物半導体集積回路装置及びその製造方法 - Google Patents
化合物半導体集積回路装置及びその製造方法Info
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- JPH088351B2 JPH088351B2 JP62061099A JP6109987A JPH088351B2 JP H088351 B2 JPH088351 B2 JP H088351B2 JP 62061099 A JP62061099 A JP 62061099A JP 6109987 A JP6109987 A JP 6109987A JP H088351 B2 JPH088351 B2 JP H088351B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、化合物半導体集積回路装置及びその製造方
法に於いて、基板上に化合物半導体能動層及び化合物半
導体キャリヤ供給層及びプレーナ・ドーピング法でドー
ピングされ且つ化合物半導体エッチング・ストッパ層を
含む化合物半導体オーミック・コンタクト層が順に形成
され、そして、ソース電極及びドレイン電極などオーミ
ック電極は前記オーミック・コンタクト層上に、また、
ゲート電極などショットキ電極は前記キャリヤ供給層上
にそれぞれ同時に形成できるようにすることに依り、化
合物半導体集積回路装置の高集積化、高速化、製造工程
の簡易化などを達成することを可能にした。
法に於いて、基板上に化合物半導体能動層及び化合物半
導体キャリヤ供給層及びプレーナ・ドーピング法でドー
ピングされ且つ化合物半導体エッチング・ストッパ層を
含む化合物半導体オーミック・コンタクト層が順に形成
され、そして、ソース電極及びドレイン電極などオーミ
ック電極は前記オーミック・コンタクト層上に、また、
ゲート電極などショットキ電極は前記キャリヤ供給層上
にそれぞれ同時に形成できるようにすることに依り、化
合物半導体集積回路装置の高集積化、高速化、製造工程
の簡易化などを達成することを可能にした。
本発明は、オーミック電極とショットキ電極とを同一
の材料で形成した化合物半導体集積回路装置及びその製
造方法に関する。
の材料で形成した化合物半導体集積回路装置及びその製
造方法に関する。
近年、化合物半導体を用いた集積回路装置の実用化が
進み、その優れた物理的性質から将来を大きい期待され
ている状態にあり、今後、更に高集積化、高速化、低消
費電力化されようとしている。
進み、その優れた物理的性質から将来を大きい期待され
ている状態にあり、今後、更に高集積化、高速化、低消
費電力化されようとしている。
現在、化合物半導体集積回路装置として具現されつつ
ある電子回路は主として論理回路であり、その論理回路
の基本をなすのは直列的に接続された駆動側トランジス
タと負荷側トランジスタからなるインバータであり、そ
して、該インバータを構成する各トランジスタにはMESF
ET（metal semiconductor field effect transisto
r）が多用されている。
ある電子回路は主として論理回路であり、その論理回路
の基本をなすのは直列的に接続された駆動側トランジス
タと負荷側トランジスタからなるインバータであり、そ
して、該インバータを構成する各トランジスタにはMESF
ET（metal semiconductor field effect transisto
r）が多用されている。
第６図は前記のような集積回路装置の要部回路図であ
る。
る。
図に於いて、QD1は駆動側トランジスタ、QL1は負荷側
トランジスタ、IN1は入力端、OT1は出力端、QD2は駆動
側トランジスタ、QL2は負荷側トランジスタ、IN2は入力
端、OT2は出力端、CT1及びCT2はコンタクト領域、VDDは
正側電源レベル、VSSは接地側電源レベルをそれぞれ示
している。
トランジスタ、IN1は入力端、OT1は出力端、QD2は駆動
側トランジスタ、QL2は負荷側トランジスタ、IN2は入力
端、OT2は出力端、CT1及びCT2はコンタクト領域、VDDは
正側電源レベル、VSSは接地側電源レベルをそれぞれ示
している。
この回路に於いては、駆動側トランジスタQD1と負荷
側トランジスタQL1とで前段のインバータが構成され、
また、駆動側トランジスタQD2と負荷側トランジスタQL2
とで後段のインバータが構成されている。
側トランジスタQL1とで前段のインバータが構成され、
また、駆動側トランジスタQD2と負荷側トランジスタQL2
とで後段のインバータが構成されている。
第６図に見られるインバータを構成する各トランジス
タとしてGaAs系のMESFETを用いた場合、ゲート電極はシ
ョットキ・コンタクトになっていて、材料としてはAl或
いは高融点金属などが用いられ、また、ソース電極及び
ドレイン電極はオーミック・コンタクトになっていて、
材料としては主としてAuGeが用いられ且つ合金化処理を
施すようにしている。
タとしてGaAs系のMESFETを用いた場合、ゲート電極はシ
ョットキ・コンタクトになっていて、材料としてはAl或
いは高融点金属などが用いられ、また、ソース電極及び
ドレイン電極はオーミック・コンタクトになっていて、
材料としては主としてAuGeが用いられ且つ合金化処理を
施すようにしている。
このように、ゲート電極とソース及びドレイン各電極
とは、異種の金属を用いている為、集積回路装置として
構成した場合には、第６図に示してあるように、コンタ
クト領域CT1或いはCT2を介して接続することが必要であ
る。
とは、異種の金属を用いている為、集積回路装置として
構成した場合には、第６図に示してあるように、コンタ
クト領域CT1或いはCT2を介して接続することが必要であ
る。
さて、現在、前記説明したような集積回路装置を構成
する場合、このコンタクト領域CT1等の占有面積が問題
となっている。
する場合、このコンタクト領域CT1等の占有面積が問題
となっている。
通常の６トランジスタ構成からなるメモリ回路に於け
る単位セルを例に採ると、16KビットのSRAM（static r
andom access memory）程度の集積度であれば、その
面積は約550〔μm2〕でり、また、この単位セルを４ト
ランジスタと２抵抗（負荷）で構成した場合は約350
〔μm2〕となる。
る単位セルを例に採ると、16KビットのSRAM（static r
andom access memory）程度の集積度であれば、その
面積は約550〔μm2〕でり、また、この単位セルを４ト
ランジスタと２抵抗（負荷）で構成した場合は約350
〔μm2〕となる。
一般に、この種の集積回路装置に於ける集積度を向上
させた場合、前記説明したコンタクト領域CT1、CT2等の
占有割合が大きくなってくることは理解されよう。そこ
で、若し、電極・配線を一種類の材料で形成可能にした
場合には、コンタクト領域CT1、CT2等が不要になるなど
から、約150〜200〔μm2〕程度の面積となり、現状の約
1/3の面積にすることが可能となる。尚、ここで想定し
たデザイン・ルールは、素子間分離領域:3〔μｍ〕、配
線に於けるライン・アンド・スペース:1.5/2〔μｍ〕、
ドライバのゲート幅:5〔μｍ〕、トランスファ・ゲート
の幅:2〔μｍ〕〕、ゲート長:0.5〜１〔μｍ〕である。
させた場合、前記説明したコンタクト領域CT1、CT2等の
占有割合が大きくなってくることは理解されよう。そこ
で、若し、電極・配線を一種類の材料で形成可能にした
場合には、コンタクト領域CT1、CT2等が不要になるなど
から、約150〜200〔μm2〕程度の面積となり、現状の約
1/3の面積にすることが可能となる。尚、ここで想定し
たデザイン・ルールは、素子間分離領域:3〔μｍ〕、配
線に於けるライン・アンド・スペース:1.5/2〔μｍ〕、
ドライバのゲート幅:5〔μｍ〕、トランスファ・ゲート
の幅:2〔μｍ〕〕、ゲート長:0.5〜１〔μｍ〕である。
本発明は、化合物半導体集積回路装置のショットキ電
極、オーミック電極、その他の配線なども同一材料で形
成することができるようにする。
極、オーミック電極、その他の配線なども同一材料で形
成することができるようにする。
本発明に係る化合物半導体集積回路装置及びその製造
方法では、基板（例えば半絶縁性GaAs基板１）の上に在
ってチャネル（例えば２次元電子ガス層５）が生成され
る化合物半導体能動層（例えばｉ型GaAs能動層２）と、
該化合物半導体能動層の上に在ってそれに対してキャリ
ヤを供給し２次元キャリヤ・ガス層を生成させる化合物
半導体キャリヤ供給層（例えばｎ型AlGaAs電子供給層
３）と、該化合物半導体キャリヤ供給層の上に在って化
合物半導体エッチング・ストッパ層（例えばAlGaAsエッ
チング・ストッパ層4A）を含みプレーナ・ドーピング法
でドーピングされた化合物半導体オーミック・コンタク
ト層（例えばn+型GaAsオーミック・コンタクト層４）
と、該化合物半導体オーミック・コンタクト層にノンア
ロイでオーミック・コンタクトする一対のオーミック電
極（例えばソース電極8S及びドレイン電極8D）と、該一
対のオーミック電極の間に在って前記化合物半導体オー
ミック・コンタクト層を貫通し前記化合物半導体キャリ
ヤ供給層に達する開口内に形成され且つ該オーミック電
極と同一材料（例えばAl）の同一被膜からなるショット
キ電極（例えばゲート電極8G）を備えてなる電界効果ト
ランジスタを構成要素とする構成を特徴とし、或いは、
基板の上に化合物半導体能動層及び化合物半導体キャリ
ヤ供給層及びプレーナ・ドーピング法でドーピングされ
且つ化合物半導体エッチング・ストッパ層を含む化合物
半導体オーミック・コンタクト層を順に形成する工程
と、次いで、ゲート電極形成予定領域の前記エッチング
・ストッパ層を除去する工程と、次いで、ゲート電極形
成予定領域とソース電極形成予定領域とドレイン電極形
成予定領域にそれぞれに開口を有するマスク膜（例えば
フォト・レジスト膜７）を形成する工程と、次いで、ゲ
ート電極形成予定領域のオーミック・コンタクト層をエ
ッチングして前記キャリヤ供給層に達する開口を形成す
る工程と、次いで、全面に電極材料の被膜（例えばAl膜
８）を形成してから前記マスク膜の除去を行って該被膜
をリフト・オフ法でパターニングし同一材料の同一被膜
からなるゲート電極及び下地とノンアロイでオーミック
・コンタクトするソース電極同じくドレイン電極を同時
に形成する工程とが含まれてなる構成を特徴としてい
る。
方法では、基板（例えば半絶縁性GaAs基板１）の上に在
ってチャネル（例えば２次元電子ガス層５）が生成され
る化合物半導体能動層（例えばｉ型GaAs能動層２）と、
該化合物半導体能動層の上に在ってそれに対してキャリ
ヤを供給し２次元キャリヤ・ガス層を生成させる化合物
半導体キャリヤ供給層（例えばｎ型AlGaAs電子供給層
３）と、該化合物半導体キャリヤ供給層の上に在って化
合物半導体エッチング・ストッパ層（例えばAlGaAsエッ
チング・ストッパ層4A）を含みプレーナ・ドーピング法
でドーピングされた化合物半導体オーミック・コンタク
ト層（例えばn+型GaAsオーミック・コンタクト層４）
と、該化合物半導体オーミック・コンタクト層にノンア
ロイでオーミック・コンタクトする一対のオーミック電
極（例えばソース電極8S及びドレイン電極8D）と、該一
対のオーミック電極の間に在って前記化合物半導体オー
ミック・コンタクト層を貫通し前記化合物半導体キャリ
ヤ供給層に達する開口内に形成され且つ該オーミック電
極と同一材料（例えばAl）の同一被膜からなるショット
キ電極（例えばゲート電極8G）を備えてなる電界効果ト
ランジスタを構成要素とする構成を特徴とし、或いは、
基板の上に化合物半導体能動層及び化合物半導体キャリ
ヤ供給層及びプレーナ・ドーピング法でドーピングされ
且つ化合物半導体エッチング・ストッパ層を含む化合物
半導体オーミック・コンタクト層を順に形成する工程
と、次いで、ゲート電極形成予定領域の前記エッチング
・ストッパ層を除去する工程と、次いで、ゲート電極形
成予定領域とソース電極形成予定領域とドレイン電極形
成予定領域にそれぞれに開口を有するマスク膜（例えば
フォト・レジスト膜７）を形成する工程と、次いで、ゲ
ート電極形成予定領域のオーミック・コンタクト層をエ
ッチングして前記キャリヤ供給層に達する開口を形成す
る工程と、次いで、全面に電極材料の被膜（例えばAl膜
８）を形成してから前記マスク膜の除去を行って該被膜
をリフト・オフ法でパターニングし同一材料の同一被膜
からなるゲート電極及び下地とノンアロイでオーミック
・コンタクトするソース電極同じくドレイン電極を同時
に形成する工程とが含まれてなる構成を特徴としてい
る。
前記手段を採ることに依り、化合物半導体集積回路装
置に於ける或る段の出力端であるオーミック電極と後段
の入力端であるショットキ電極とをコンタクト領域を介
することなく一体的に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで550〔μm2〕から150〜200〔μm2〕へと、現在
の1/3程度にすることができ、その集積度は向上し、ま
た、配線長が短くなるので動作スピードが改善されて高
速化され、更にまた、製造工程が簡易化され、特に、コ
ンタクト数が低減されることから製造歩留りや信頼性が
高められる。
置に於ける或る段の出力端であるオーミック電極と後段
の入力端であるショットキ電極とをコンタクト領域を介
することなく一体的に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで550〔μm2〕から150〜200〔μm2〕へと、現在
の1/3程度にすることができ、その集積度は向上し、ま
た、配線長が短くなるので動作スピードが改善されて高
速化され、更にまた、製造工程が簡易化され、特に、コ
ンタクト数が低減されることから製造歩留りや信頼性が
高められる。
第１図乃至第５図は本発明一実施例を解説する為の工
程要所に於ける集積回路装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、ここで
は、選択ドープ構造を必要とする化合物半導体電界効果
トランジスタの代表として高電子移動度トランジスタ
（high electron mobility transistor:HEMT）を採
り上げてある。
程要所に於ける集積回路装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、ここで
は、選択ドープ構造を必要とする化合物半導体電界効果
トランジスタの代表として高電子移動度トランジスタ
（high electron mobility transistor:HEMT）を採
り上げてある。
第１図参照 （１） 分子線エピタキシャル成長（molecularbeam e
pitaxy:MBE）法、有機金属化学気相堆積（metalorganic
chemical vapor deposition:MOCVD）法など適宜の
技法を適用することに依り、半絶縁性GaAs基板１上にｉ
型GaAs能動層２、ｎ型AlGaAs電子供給層３、n+型GaAsオ
ーミック・コンタクト層４を順に成長させる。尚、ヘテ
ロ界面のｉ型GaAs能動層２側には２次元電子ガス層５が
生成される。
pitaxy:MBE）法、有機金属化学気相堆積（metalorganic
chemical vapor deposition:MOCVD）法など適宜の
技法を適用することに依り、半絶縁性GaAs基板１上にｉ
型GaAs能動層２、ｎ型AlGaAs電子供給層３、n+型GaAsオ
ーミック・コンタクト層４を順に成長させる。尚、ヘテ
ロ界面のｉ型GaAs能動層２側には２次元電子ガス層５が
生成される。
ここで形成した諸半導体層のうち、最も特徴的である
のは、オーミック・コンタクト層４である。即ち、前記
説明では、それがn+型GaAsで構成されている旨を記述し
たが、実際には、プレーナ・ドーピング法で形成される
ことから、GaAsの薄膜と、この場合の不純物であるSiの
薄膜とを交互に積層したものからなり、しかも、表面或
いは適宜の深さに極めて薄いAlGaAsエッチング・ストッ
パ層4Aが存在している。
のは、オーミック・コンタクト層４である。即ち、前記
説明では、それがn+型GaAsで構成されている旨を記述し
たが、実際には、プレーナ・ドーピング法で形成される
ことから、GaAsの薄膜と、この場合の不純物であるSiの
薄膜とを交互に積層したものからなり、しかも、表面或
いは適宜の深さに極めて薄いAlGaAsエッチング・ストッ
パ層4Aが存在している。
良く知られているように、プレーナ・ドーピング法
は、例えば、GaAs薄膜を成長させ、次いで、その成長を
中断して原子層単位のSi薄膜を成長させ、それを繰り返
して所望の厚さにするものである。尚、本実施例の場
合、その所要深さ位置にAlGaAsからなるエッチング・ス
トッパ層4Aを形成する必要がある。
は、例えば、GaAs薄膜を成長させ、次いで、その成長を
中断して原子層単位のSi薄膜を成長させ、それを繰り返
して所望の厚さにするものである。尚、本実施例の場
合、その所要深さ位置にAlGaAsからなるエッチング・ス
トッパ層4Aを形成する必要がある。
前記各半導体層に関する主要データを例示すると次の
通りである。
通りである。
（ａ） 能動層２について 厚さ:600〔nm〕 （ｂ） 電子供給層３について 厚さ:40〔nm〕 不純物濃度:1.4×1018〔cm-3〕 ｘ値:0.3 （ｃ） オーミック・コンタクト層４について 厚さ:60〔nm〕 プレーナ・ドーピング間隔:0.5〔nm〕 シート・ドナー濃度:3.5×1012〔cm-2〕 不純物濃度:1.14×1019〔cm-3〕 （ｄ） オーミック・コンタクト層４のうちのエッチン
グ・ストッパ層4Aについて ｘ値:0.2 厚さ:3〔nm〕 不純物濃度:2×1018〔cm-3〕 （２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス、湿性エッチング、乾性エッチングなど
の技術を併用して素子間分離溝を形成する。
グ・ストッパ層4Aについて ｘ値:0.2 厚さ:3〔nm〕 不純物濃度:2×1018〔cm-3〕 （２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス、湿性エッチング、乾性エッチングなど
の技術を併用して素子間分離溝を形成する。
第２図参照 （３） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ゲート電極形成
予定領域に開口を有するフォト・レジスト膜６を形成す
る。
スト・プロセスを適用することに依り、ゲート電極形成
予定領域に開口を有するフォト・レジスト膜６を形成す
る。
（４） エッチング・ガスをCCl2F2＋Heとするオーミッ
ク・コンタクト層４の選択的ドライ・エッチングを行
う。
ク・コンタクト層４の選択的ドライ・エッチングを行
う。
このエッチングはエッチング・ストッパ層4Aに於いて
自動的且つ確実に停止する。
自動的且つ確実に停止する。
現在、本発明者らが実施しているこの種のエッチング
では、GaAs/AlGaAsの選択比として250が得られていて、
AlGaAsのエッチング・レートは２〔nm/分〕であるか
ら、前記エッチングは良好に制御することが可能であ
る。
では、GaAs/AlGaAsの選択比として250が得られていて、
AlGaAsのエッチング・レートは２〔nm/分〕であるか
ら、前記エッチングは良好に制御することが可能であ
る。
（５） エッチャントをHF系エッチング液とする湿性エ
ッチング法を適用することに依り、フォト・レジスト膜
６をマスクとしてエッチング・ストッパ層4Aの選択的エ
ッチングを行い、開口を形成し、その中にオーミック・
コンタクト層４のGaAs膜を表出させる。
ッチング法を適用することに依り、フォト・レジスト膜
６をマスクとしてエッチング・ストッパ層4Aの選択的エ
ッチングを行い、開口を形成し、その中にオーミック・
コンタクト層４のGaAs膜を表出させる。
第３図参照 （６） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ゲート電極形成
予定領域とソース及びドレイン各電極形成予定領域とに
開口を有するフォト・レジスト膜７を形成する。
スト・プロセスを適用することに依り、ゲート電極形成
予定領域とソース及びドレイン各電極形成予定領域とに
開口を有するフォト・レジスト膜７を形成する。
（７） エッチング・ガスをCCl2F2＋Heとするオーミッ
ク・コンタクト層４の選択的ドライ・エッチングを行
う。
ク・コンタクト層４の選択的ドライ・エッチングを行
う。
このエッチングはAlGaAsからなる電子供給層３の表面
で自動的に停止する。また、当然のことながら、エッチ
ング・ストッパ層4Aはエッチングされない。従って、ソ
ース及びドレイン各電極形成予定領域に於けるフォト・
レジスト膜７の開口はあけたままで良い。
で自動的に停止する。また、当然のことながら、エッチ
ング・ストッパ層4Aはエッチングされない。従って、ソ
ース及びドレイン各電極形成予定領域に於けるフォト・
レジスト膜７の開口はあけたままで良い。
（６） 真空蒸着法を適用することに依り、厚さ例えば
400〔nm〕のAl膜８を形成する。
400〔nm〕のAl膜８を形成する。
第５図参照 （８） 例えば、アセトン中に浸漬し、フォト・レジス
ト膜７を溶解・除去する。
ト膜７を溶解・除去する。
これに依り、Al膜８は、所謂、リフト・オフ法に従っ
てパターニングされ、ゲート電極8G、ソース電極8S、ド
レイン電極8Dが形成される。このようにして形成した各
電極に於いて、ゲート電極8GはAlGaAsに対してショット
キ・コンタクトし、また、ソース電極8S及びドレイン電
極8DはGaAsに対してオーミック・コンタクトしている。
てパターニングされ、ゲート電極8G、ソース電極8S、ド
レイン電極8Dが形成される。このようにして形成した各
電極に於いて、ゲート電極8GはAlGaAsに対してショット
キ・コンタクトし、また、ソース電極8S及びドレイン電
極8DはGaAsに対してオーミック・コンタクトしている。
前記したようにオーミック・コンタクト層４は実質的
に高濃度にドーピングされた状態に形成される。通常、
不純物濃度が１×1019〔cm-3〕以上になると、通常の真
空蒸着法でAl膜を形成すればオーミック特性を示すよう
になる。
に高濃度にドーピングされた状態に形成される。通常、
不純物濃度が１×1019〔cm-3〕以上になると、通常の真
空蒸着法でAl膜を形成すればオーミック特性を示すよう
になる。
前記実施例に於いては、オーミック抵抗率が２×105
〔Ω・cm2〕であった。
〔Ω・cm2〕であった。
尚、前記実施例に於いてはGaAs−AlGaAs系HEMTに関し
て説明したが、その他の材料系に応用できることは勿論
であり、また、プレーナ・ドーピングの不純物材料もSi
に限らず、Geなど他のものも採用することができ、更に
また、電極材料もAlの他、Ti系や種々の高融点金属シリ
サイドなども用いることができる。
て説明したが、その他の材料系に応用できることは勿論
であり、また、プレーナ・ドーピングの不純物材料もSi
に限らず、Geなど他のものも採用することができ、更に
また、電極材料もAlの他、Ti系や種々の高融点金属シリ
サイドなども用いることができる。
本発明に依る化合物半導体集積回路装置及びその製造
方法に於いては、基板上に化合物半導体能動層及び化合
物半導体キャリヤ供給層及びプレーナ・ドーピング法で
ドーピングされ且つ化合物半導体エッチング・ストッパ
層を含む化合物半導体オーミック・コンタクト層が順に
形成され、そして、ソース電極及びドレイン電極などオ
ーミック電極は前記オーミック・コンタクト層上に、ま
た、ゲート電極などショットキ電極は前記キャリヤ供給
層上にそれぞれ同時に形成できるようにしている。
方法に於いては、基板上に化合物半導体能動層及び化合
物半導体キャリヤ供給層及びプレーナ・ドーピング法で
ドーピングされ且つ化合物半導体エッチング・ストッパ
層を含む化合物半導体オーミック・コンタクト層が順に
形成され、そして、ソース電極及びドレイン電極などオ
ーミック電極は前記オーミック・コンタクト層上に、ま
た、ゲート電極などショットキ電極は前記キャリヤ供給
層上にそれぞれ同時に形成できるようにしている。
この構成を採ることに依り、化合物半導体集積回路装
置に於ける或る段の出力端であるオーミック電極と後段
の入力端であるショットキ電極とをコンタクト領域を介
することなく一体的に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで550〔μm2〕から150〜200〔μm2〕へと、現在
の1/3程度にすることができ、その集積度は向上し、ま
た、配線長が短くなるので動作スピードが改善されて高
速化され、更にまた、製造工程が簡易化され、特に、コ
ンタクト数が低減されることから製造歩留りや信頼性が
高められる。
置に於ける或る段の出力端であるオーミック電極と後段
の入力端であるショットキ電極とをコンタクト領域を介
することなく一体的に直接接続することが可能となり、
従って、面積からすると例えば６トランジスタのメモリ
・セルで550〔μm2〕から150〜200〔μm2〕へと、現在
の1/3程度にすることができ、その集積度は向上し、ま
た、配線長が短くなるので動作スピードが改善されて高
速化され、更にまた、製造工程が簡易化され、特に、コ
ンタクト数が低減されることから製造歩留りや信頼性が
高められる。
第１図乃至第５図は本発明一実施例を説明するのに必要
な工程要所に於ける集積回路装置の要部切断側面図、第
６図は集積回路装置の要部回路図をそれぞれ示してい
る。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs能動
層、３はｎ型AlGaAs電子供給層、４はn+型GaAsオーミッ
ク・コンタクト層、4AはAlGaAsエッチング・ストッパ
層、６及び７はフォト・レジスト膜、８はAl膜、8Gはゲ
ート電極、8Sはソース電極、8Dはドレイン電極をそれぞ
れ示している。
な工程要所に於ける集積回路装置の要部切断側面図、第
６図は集積回路装置の要部回路図をそれぞれ示してい
る。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs能動
層、３はｎ型AlGaAs電子供給層、４はn+型GaAsオーミッ
ク・コンタクト層、4AはAlGaAsエッチング・ストッパ
層、６及び７はフォト・レジスト膜、８はAl膜、8Gはゲ
ート電極、8Sはソース電極、8Dはドレイン電極をそれぞ
れ示している。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】基板の上に在ってチャネルが生成される化
合物半導体能動層と、 該化合物半導体能動層の上に在ってそれに対してキャリ
ヤを供給し２次元キャリヤ・ガス層を生成させる化合物
半導体キャリヤ供給層と、 該化合物半導体キャリヤ供給層の上に在って化合物半導
体エッチング・ストッパ層を含みプレーナ・ドーピング
法で形成された化合物半導体オーミック・コンタクト層
と、 該化合物半導体オーミック・コンタクト層にノンアロイ
でオーミック・コンタクトする一対のオーミック電極
と、 該一対のオーミック電極の間に在って前記化合物半導体
オーミック・コンタクト層を貫通し前記化合物半導体キ
ャリヤ供給層に達する開口内に形成され且つ該オーミッ
ク電極と同一材料の同一被膜からなるショットキ電極と を備えてなる電界効果トランジスタを構成要素とするこ
とを特徴とする化合物半導体集積回路装置。 - 【請求項２】基板の上に化合物半導体能動層及び化合物
半導体キャリヤ供給層及びプレーナ・ドーピング法でド
ーピングされ且つ化合物半導体エッチング・ストッパ層
を含む化合物半導体オーミック・コンタクト層を順に形
成する工程と、 次いで、ゲート電極形成予定領域の前記エッチング・ス
トッパ層を除去する工程と、 次いで、ゲート電極形成予定領域と前記ソース電極形成
予定領域とドレイン電極形成予定領域のそれぞれに開口
を有するマスク膜を形成する工程と、 次いで、ゲート電極形成予定領域のオーミック・コンタ
クト層をエッチングして前記キャリヤ供給層に達する開
口を形成する工程と、 次いで、全面に電極材料の被膜を形成してから前記マス
ク膜の除去を行って該被膜をリフト・オフ法でパターニ
ングし同一材料の同一被膜からなるゲート電極及び下地
とノンアロイでオーミック・コンタクトするソース電極
同じくドレイン電極を同時に形成する工程と が含まれてなることを特徴とする化合物半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061099A JPH088351B2 (ja) | 1987-03-18 | 1987-03-18 | 化合物半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061099A JPH088351B2 (ja) | 1987-03-18 | 1987-03-18 | 化合物半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228673A JPS63228673A (ja) | 1988-09-22 |
| JPH088351B2 true JPH088351B2 (ja) | 1996-01-29 |
Family
ID=13161299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061099A Expired - Lifetime JPH088351B2 (ja) | 1987-03-18 | 1987-03-18 | 化合物半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088351B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105577A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS60231368A (ja) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
-
1987
- 1987-03-18 JP JP62061099A patent/JPH088351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228673A (ja) | 1988-09-22 |
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