JPH088478B2 - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH088478B2 JPH088478B2 JP21903288A JP21903288A JPH088478B2 JP H088478 B2 JPH088478 B2 JP H088478B2 JP 21903288 A JP21903288 A JP 21903288A JP 21903288 A JP21903288 A JP 21903288A JP H088478 B2 JPH088478 B2 JP H088478B2
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- Japan
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- npn transistor
- collector
- npn
- analog switch
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、２入力、１出力のバイポーラトランジスタ
で構成されるアナログスイッチ回路に関するものであ
る。
で構成されるアナログスイッチ回路に関するものであ
る。
従来の技術 まず、従来の１入力、１出力のアナログスイッチの構
成を第４図に示し説明する。
成を第４図に示し説明する。
２つのNPNトランジスタT1とT3のエミッタは、互いに
接続され、さらに第１の定電流回路１に接続され、この
２つのNPNトランジスタT1,T3のコレクタには、２つのPN
PトランジスタT4,T5で構成された能動負荷が接続され、
これら、NPNトランジスタT1,T3,定電流回路（１）、PNP
トランジスタT4,T5で差動増幅回路を構成する。この差
動増幅回路の出力であるNPNトランジスタT3のコレクタ
は、NPNトランジスタT6のベースに接続され、このNPNト
ランジスタT6のコレクタは直流電圧源VCCに接続され、
エミッタは第２の定電流回路２と前記NPNトランジスタT
3のベースに接続されると共に、アナログスイッチ回路
の出力Ｏとして取り出され，入力信号Ｉは、前記NPNト
ランジスタT1のベースより入力される。さらに、スイッ
チ信号Ｓにより、第１の定電流回路１及び第２の定電流
回路２の接続、遮断を行なうスイッチ回路５を備えるこ
とにより、従来の１入力、１出力のアナログスイッチは
構成される。
接続され、さらに第１の定電流回路１に接続され、この
２つのNPNトランジスタT1,T3のコレクタには、２つのPN
PトランジスタT4,T5で構成された能動負荷が接続され、
これら、NPNトランジスタT1,T3,定電流回路（１）、PNP
トランジスタT4,T5で差動増幅回路を構成する。この差
動増幅回路の出力であるNPNトランジスタT3のコレクタ
は、NPNトランジスタT6のベースに接続され、このNPNト
ランジスタT6のコレクタは直流電圧源VCCに接続され、
エミッタは第２の定電流回路２と前記NPNトランジスタT
3のベースに接続されると共に、アナログスイッチ回路
の出力Ｏとして取り出され，入力信号Ｉは、前記NPNト
ランジスタT1のベースより入力される。さらに、スイッ
チ信号Ｓにより、第１の定電流回路１及び第２の定電流
回路２の接続、遮断を行なうスイッチ回路５を備えるこ
とにより、従来の１入力、１出力のアナログスイッチは
構成される。
上述の、１入力、１出力アナログスイッチ回路の等価
回路は、第５図のように、アナログスイッチ３で表わせ
る。
回路は、第５図のように、アナログスイッチ３で表わせ
る。
次に、従来、２入力、１出力のアナログスイッチを構
成する場合、第６図に示すように、上述の１入力、１出
力のアナログスイッチ回路を２個用い、それぞれの出力
を共通にして、出力Ｏとし、２つのアナログスイッチ回
路へのスイッチ信号が互いに逆となるように、すなわ
ち、一方が導通状態のときは、他方は遮断状態となるよ
うにインバータ４を介して一方に与えるよう構成されて
いた。
成する場合、第６図に示すように、上述の１入力、１出
力のアナログスイッチ回路を２個用い、それぞれの出力
を共通にして、出力Ｏとし、２つのアナログスイッチ回
路へのスイッチ信号が互いに逆となるように、すなわ
ち、一方が導通状態のときは、他方は遮断状態となるよ
うにインバータ４を介して一方に与えるよう構成されて
いた。
発明が解決しようとする課題 上述した従来の２入力、１出力のアナログスイッチの
構成では、１入力、１出力のアナログスイッチの２倍の
素子数が必要となり、素子数が多くなる欠点があった。
構成では、１入力、１出力のアナログスイッチの２倍の
素子数が必要となり、素子数が多くなる欠点があった。
本発明は、上記課題を解決せんとするもので、少ない
素子数で構成できる２入力、１出力のアナログスイッチ
を提供せんとするものである。
素子数で構成できる２入力、１出力のアナログスイッチ
を提供せんとするものである。
課題を解決するための手段 第１と第２のNPNトランジスタのエミッタとコレクタ
を各々共通に接続し、さらにこの第１のNPNトランジス
タのエミッタと、第３のNPNトランジスタのエミッタを
接続し、第１のNPNトランジスタのエミッタ側には第１
の定電流回路が接続され、第1,第３のNPNトランジスタ
のコレクタ側には、それぞれ能動負荷を接続し、これ
ら、第1,第2,第３のNPNトランジスタと、第１の定電流
回路と、能動負荷により差動増幅回路を構成し、この差
動増幅回路の出力である第３のNPNトランジスタのコレ
クタには、第４のNPNトランジスタのベースを接続し、
この第４のNPNトランジスタのコレクタは直流電源に接
続され、エミッタは第２の定電流回路に接続してアナロ
グスイッチ回路の出力とすると共に、前記第３のNPNト
ランジスタのベースに抵抗R3を介して帰還し、前記第１
と第２のNPNトランジスタのそれぞれのベースには、こ
の抵抗R3に等しい値の抵抗R1,R2を介して、第１及び、
第２の入力信号I1,I2を印加できるように接続すると共
に、この第１と第２の入力信号I1,I2のうち一方が導通
状態のとき他方は遮断状態となるよう、前記第１と第２
のNPNトランジスタのベース及び、基準電位間に接続し
たスイッチ回路を接続した構成をなす。
を各々共通に接続し、さらにこの第１のNPNトランジス
タのエミッタと、第３のNPNトランジスタのエミッタを
接続し、第１のNPNトランジスタのエミッタ側には第１
の定電流回路が接続され、第1,第３のNPNトランジスタ
のコレクタ側には、それぞれ能動負荷を接続し、これ
ら、第1,第2,第３のNPNトランジスタと、第１の定電流
回路と、能動負荷により差動増幅回路を構成し、この差
動増幅回路の出力である第３のNPNトランジスタのコレ
クタには、第４のNPNトランジスタのベースを接続し、
この第４のNPNトランジスタのコレクタは直流電源に接
続され、エミッタは第２の定電流回路に接続してアナロ
グスイッチ回路の出力とすると共に、前記第３のNPNト
ランジスタのベースに抵抗R3を介して帰還し、前記第１
と第２のNPNトランジスタのそれぞれのベースには、こ
の抵抗R3に等しい値の抵抗R1,R2を介して、第１及び、
第２の入力信号I1,I2を印加できるように接続すると共
に、この第１と第２の入力信号I1,I2のうち一方が導通
状態のとき他方は遮断状態となるよう、前記第１と第２
のNPNトランジスタのベース及び、基準電位間に接続し
たスイッチ回路を接続した構成をなす。
作用 第１及び、第２の入力信号I1,I2が印加された状態
で、スイッチ信号Ｓにより、第２のNPNトランジスタT2
が遮断状態となった時、第１のNPNトランジスタT1は、
第１の入力信号I1が導通可能な状態となり、逆に、第１
のNPNトランジスタT1が遮断状態となった時、第２のNPN
トランジスタT2は、第２の入力信号I2が導通可能な状態
となる。
で、スイッチ信号Ｓにより、第２のNPNトランジスタT2
が遮断状態となった時、第１のNPNトランジスタT1は、
第１の入力信号I1が導通可能な状態となり、逆に、第１
のNPNトランジスタT1が遮断状態となった時、第２のNPN
トランジスタT2は、第２の入力信号I2が導通可能な状態
となる。
実施例 以下、本発明の一実施例のアナログスイッチ回路につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第１図は、本発明の一実施例を示す図であり、エミッ
タ、コレクタが各々共通に接続された、２つのNPNトラ
ンジスタT1とT2のエミッタ側にさらにNPNトランジスタT
3のエミッタを接続し、３個のNPNトランジスタT1,T2,T3
のエミッタ接続点側に接続された定電流源１と、コレク
タ側に接続された能動負荷により、差動増幅回路を構成
する。
タ、コレクタが各々共通に接続された、２つのNPNトラ
ンジスタT1とT2のエミッタ側にさらにNPNトランジスタT
3のエミッタを接続し、３個のNPNトランジスタT1,T2,T3
のエミッタ接続点側に接続された定電流源１と、コレク
タ側に接続された能動負荷により、差動増幅回路を構成
する。
ここで、能動負荷は、２つのPNPトランジスタT4,T5か
らなり、両者のベースは共通で、エミッタは共に直流電
源VCCに接続され、PNPトランジスタT4のコレクタとベー
スは接続され、さらにNPNトラジスタT1,T2のコレクタの
接続点に接続され、一方、PNPトランジスタT5のコレク
タは、NPNトランジスタT3のコレクタに接続される。
らなり、両者のベースは共通で、エミッタは共に直流電
源VCCに接続され、PNPトランジスタT4のコレクタとベー
スは接続され、さらにNPNトラジスタT1,T2のコレクタの
接続点に接続され、一方、PNPトランジスタT5のコレク
タは、NPNトランジスタT3のコレクタに接続される。
上述のごとく構成された差動増幅回路の出力であるNP
NトランジスタT3のコレクタは、NPNトランジタT6のベー
スに接続され、このNPNトランジスタT6のコレクタは直
流電源VCCに、エミッタは定電流回路２に接続され、ア
ナログスイッチ回路の出力Ｏとすると共に抵抗R3を介し
て、NPNトランジスタT3のベースに帰還される。
NトランジスタT3のコレクタは、NPNトランジタT6のベー
スに接続され、このNPNトランジスタT6のコレクタは直
流電源VCCに、エミッタは定電流回路２に接続され、ア
ナログスイッチ回路の出力Ｏとすると共に抵抗R3を介し
て、NPNトランジスタT3のベースに帰還される。
一方、NPNトランジスタT1,T2のそれぞれのベースに
は、抵抗R3に等しい値の抵抗R1,R2がそれぞれ接続さ
れ、これらの抵抗R1,R2を介して入力信号I1,I2が入力さ
れる。ここで、抵抗R1,R2,R3の値を等しくするのは、ベ
ース電流によって生じるオフセット電圧の値をそろえる
為である。
は、抵抗R3に等しい値の抵抗R1,R2がそれぞれ接続さ
れ、これらの抵抗R1,R2を介して入力信号I1,I2が入力さ
れる。ここで、抵抗R1,R2,R3の値を等しくするのは、ベ
ース電流によって生じるオフセット電圧の値をそろえる
為である。
さらに、スイッチ信号Ｓは、エミッタが基準電位６
に、コレクタがNPNトランジスタT1のベースに接続され
たNPNトランジスタT7のベースに入力され、入力信号I1
の導通、遮断の制御を行なうと共に、NPNトランジスタT
8のベースに入力され、NPNトランジスタT9を介して、入
力信号I2の導通、遮断の制御を行なう。
に、コレクタがNPNトランジスタT1のベースに接続され
たNPNトランジスタT7のベースに入力され、入力信号I1
の導通、遮断の制御を行なうと共に、NPNトランジスタT
8のベースに入力され、NPNトランジスタT9を介して、入
力信号I2の導通、遮断の制御を行なう。
ここで、NPNトランジスタT8のエミッタは、基準電位
６に、又、コレクタは、NPNトランジスタT9のベース及
び、抵抗R4を介して直流電源VCCに接続され、NPNトラン
ジスタT9のエミッタは、基準電位６に、コレクタは、NP
NトランジスタT2のベースに接続されている。
６に、又、コレクタは、NPNトランジスタT9のベース及
び、抵抗R4を介して直流電源VCCに接続され、NPNトラン
ジスタT9のエミッタは、基準電位６に、コレクタは、NP
NトランジスタT2のベースに接続されている。
上述の２入力、１出力のアナログスイッチ回路は、第
２図のようなアナログスイッチ3,3′及び、インバータ
４の等価回路で表わせる。
２図のようなアナログスイッチ3,3′及び、インバータ
４の等価回路で表わせる。
以上のように構成された本発明の一実施例であるアナ
ログスイッチ回路において、入力信号I1,I2が入力され
た状態で、スイッチ信号Ｓが、NPNトランジスタT7,T8を
充分導通状態にできる電位となったとき、NPNトランジ
スタT7,T8のコレクタは、略々、基準電位６となり、NPN
トランジスタT7のコレクタにベースが接続されているNP
NトランジスタT1は遮断状態となる。一方、NPNトランジ
スタT8のコレクタにベースが接続されたNPNトランジス
タT9も遮断状態で、このNPNトランジスタT9のコレクタ
にベースが接続されている。NPNトランジスタT2は、入
力信号I2が導通可能な状態となる。逆に、スイッチ信号
Ｓが、NPNトランジスタT7,T8を導通状態にする電圧に満
たない時、NPNトランジスタT7は遮断状態であるから、
このNPNトランジスタT7のコレクタにベースが接続され
たNPNトランジスタT1は、入力信号I1を導通可能な状態
とし、一方、NPNトランジスタT8のコレクタは、略々直
流電源VCCの電位となり、NPNトランジスタT9を導通状態
とし、このNPNトランジスタT9のコレクタは、略々、基
準電位６となり、NPNトランジスタT9のコレクタにベー
スが接続されたNPNトランジスタT2は遮断状態となる。
よって、スイッチ信号Ｓにより、２つの入力信号I1,I2
のうちどちらか一方のみが導通状態となり、出力信号Ｏ
として出力され、２入力、１出力のアナログスイッチ回
路が構成できる。以上の動作のようすを、波形を用いて
説明すると、第３図（ａ）（ｂ）（ｃ）（ｄ）に示すよ
うに、入力信号I1,I2にそれぞれ周波数の異なる信号が
入力されている状態で、スイッチ信号Ｓが0Vのときは、
低い周波数の入力信号I1が出力信号Ｏに出力され、スイ
ッチ信号Ｓが5Vのときは、高い周波数の入力信号I2が出
力信号Ｏに出力される。
ログスイッチ回路において、入力信号I1,I2が入力され
た状態で、スイッチ信号Ｓが、NPNトランジスタT7,T8を
充分導通状態にできる電位となったとき、NPNトランジ
スタT7,T8のコレクタは、略々、基準電位６となり、NPN
トランジスタT7のコレクタにベースが接続されているNP
NトランジスタT1は遮断状態となる。一方、NPNトランジ
スタT8のコレクタにベースが接続されたNPNトランジス
タT9も遮断状態で、このNPNトランジスタT9のコレクタ
にベースが接続されている。NPNトランジスタT2は、入
力信号I2が導通可能な状態となる。逆に、スイッチ信号
Ｓが、NPNトランジスタT7,T8を導通状態にする電圧に満
たない時、NPNトランジスタT7は遮断状態であるから、
このNPNトランジスタT7のコレクタにベースが接続され
たNPNトランジスタT1は、入力信号I1を導通可能な状態
とし、一方、NPNトランジスタT8のコレクタは、略々直
流電源VCCの電位となり、NPNトランジスタT9を導通状態
とし、このNPNトランジスタT9のコレクタは、略々、基
準電位６となり、NPNトランジスタT9のコレクタにベー
スが接続されたNPNトランジスタT2は遮断状態となる。
よって、スイッチ信号Ｓにより、２つの入力信号I1,I2
のうちどちらか一方のみが導通状態となり、出力信号Ｏ
として出力され、２入力、１出力のアナログスイッチ回
路が構成できる。以上の動作のようすを、波形を用いて
説明すると、第３図（ａ）（ｂ）（ｃ）（ｄ）に示すよ
うに、入力信号I1,I2にそれぞれ周波数の異なる信号が
入力されている状態で、スイッチ信号Ｓが0Vのときは、
低い周波数の入力信号I1が出力信号Ｏに出力され、スイ
ッチ信号Ｓが5Vのときは、高い周波数の入力信号I2が出
力信号Ｏに出力される。
発明の効果 本発明により、２入力、１出力のバイパーラトランジ
スタで構成されるアナログスイッチ回路を簡易な構成で
実現でき、回路素子が大幅に削減できる。
スタで構成されるアナログスイッチ回路を簡易な構成で
実現でき、回路素子が大幅に削減できる。
第１図は、本発明の一実施例を示す回路図、第２図はそ
の等価回路図、第３図は、本発明の一実施例の動作波形
図、第４図は従来の１入力、１出力のアナログスイッチ
回路を示す回路図、第５図はその等価回路図、第６図は
従来の２入力、１出力のアナログスイッチ回路を示す回
路図である。 １……第１の定電流回路、２……第２の定電流回路、3,
3′……アナログスイッチ、４……インバータ、5,5′…
…スイッチ回路、６……基準電位。
の等価回路図、第３図は、本発明の一実施例の動作波形
図、第４図は従来の１入力、１出力のアナログスイッチ
回路を示す回路図、第５図はその等価回路図、第６図は
従来の２入力、１出力のアナログスイッチ回路を示す回
路図である。 １……第１の定電流回路、２……第２の定電流回路、3,
3′……アナログスイッチ、４……インバータ、5,5′…
…スイッチ回路、６……基準電位。
Claims (1)
- 【請求項１】第１と第２のNPNトランジスタのエミッタ
とコレクタを各々共通に接続し、さらにこの第１のNPN
トランジスタのエミッタと、第３のNPNトランジスタの
エミッタを接続し、第１のNPNトランジスタのエミッタ
側には、第１の定電流回路が接続され、第1,第３のNPN
トランジスタのコレクタ側には、それぞれ能動負荷を接
続し、これら、第1,第2,第３のNPNトランジスタと、第
１の定電流回路と能動負荷により差動増幅回路を構成
し、この差動増幅回路の出力である第３のNPNトランジ
スタのコレクタには、第４のNPNトランジスタのベース
を接続し、この第４のNPNトランスタのコレクタは直流
電源に接続され、エミッタは第２の定電流回路に接続し
てアナログスイッチ回路の出力とすると共に、前記第３
のNPNトラジスタのベースに抵抗R3を介して帰還し、前
記第１と第２のNPNトランジスタのそれぞれのベースに
は、この抵抗R3に等しい値の抵抗R1,R2を介して、第１
及び第２の入力信号I1,I2を印加できるよう接続すると
共に、この第１と第２の入力信号I1,I2のうち、一方が
導通状態のとき、他方は遮断状態となるよう、前記第１
と第２のNPNトランジスタのベース及び、基準電位間に
接続したスイッチ回路から成ることを特徴とするアナロ
グスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903288A JPH088478B2 (ja) | 1988-09-01 | 1988-09-01 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903288A JPH088478B2 (ja) | 1988-09-01 | 1988-09-01 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267005A JPH0267005A (ja) | 1990-03-07 |
| JPH088478B2 true JPH088478B2 (ja) | 1996-01-29 |
Family
ID=16729186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21903288A Expired - Fee Related JPH088478B2 (ja) | 1988-09-01 | 1988-09-01 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088478B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274428A (ja) * | 2006-03-31 | 2007-10-18 | Thine Electronics Inc | アナログマルチプレクサ |
-
1988
- 1988-09-01 JP JP21903288A patent/JPH088478B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274428A (ja) * | 2006-03-31 | 2007-10-18 | Thine Electronics Inc | アナログマルチプレクサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267005A (ja) | 1990-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |