JPH0267005A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
- Publication number
- JPH0267005A JPH0267005A JP63219032A JP21903288A JPH0267005A JP H0267005 A JPH0267005 A JP H0267005A JP 63219032 A JP63219032 A JP 63219032A JP 21903288 A JP21903288 A JP 21903288A JP H0267005 A JPH0267005 A JP H0267005A
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- Japan
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- npn transistor
- npn
- transistor
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- collector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２人力、■出力のバイポーラトランジスタで
構成されるアナログスイッチ回路に関するものである。
構成されるアナログスイッチ回路に関するものである。
従来の技術
まず、従来の１人力、１出力のアナログスイッチの構成
を第４図に示し説明する。
を第４図に示し説明する。
２つのＮＰＮ トランジスタＴ１とＩ３のエミッタは、
互いに接続され、さらに第１の定電流回路１に接続され
、この２つのＮＰＮ トランジスタＴ１、Ｔ３のコレク
タには、２つのＰＮＰ トランジスタＴ４．Ｔ５で構成
された能動負荷が接続され、。
互いに接続され、さらに第１の定電流回路１に接続され
、この２つのＮＰＮ トランジスタＴ１、Ｔ３のコレク
タには、２つのＰＮＰ トランジスタＴ４．Ｔ５で構成
された能動負荷が接続され、。
これら、ＮＰＮトランジスタＴｌ、Ｔ３．定電流回路（
１）、ＰＮＰ ！−ランジスタＴ４．Ｔ５で差動増幅回
路を構成する。この差動増幅回路の出力であるＮＰＮ
トランジスタＴ３のコレクタは、ＮＰＮトランジスタＴ
６のベースに接続され、このＮＰＮトランジスタＴ６の
コレクタは直流電圧源Ｖｃｃに接続され、エミッタは第
２の定電流回路２と前記ＮＰＮ トランジスタＴ３のベ
ースに接続されると共に、アナログスイッチ回路の出力
Ｏとして取り出され、入力信号Ｉは、前記ＮＰＮ トラ
ンジスタＴＩのベースより入力される。さらに、スイッ
チ信号Ｓにより、第１の定電流回路１及び第２の定電流
回路２の接続、遮断を行なうスイッチ回路５を備えるこ
とにより、従来の１人力、１出力のアナログスイッチは
構成される。
１）、ＰＮＰ ！−ランジスタＴ４．Ｔ５で差動増幅回
路を構成する。この差動増幅回路の出力であるＮＰＮ
トランジスタＴ３のコレクタは、ＮＰＮトランジスタＴ
６のベースに接続され、このＮＰＮトランジスタＴ６の
コレクタは直流電圧源Ｖｃｃに接続され、エミッタは第
２の定電流回路２と前記ＮＰＮ トランジスタＴ３のベ
ースに接続されると共に、アナログスイッチ回路の出力
Ｏとして取り出され、入力信号Ｉは、前記ＮＰＮ トラ
ンジスタＴＩのベースより入力される。さらに、スイッ
チ信号Ｓにより、第１の定電流回路１及び第２の定電流
回路２の接続、遮断を行なうスイッチ回路５を備えるこ
とにより、従来の１人力、１出力のアナログスイッチは
構成される。
上述の、１人力、１出力アナログスイッチ回路の等価回
路は、第５図のように、アナログスイッチ３で表わせる
。
路は、第５図のように、アナログスイッチ３で表わせる
。
次に、従来、２人力、１出力のアナログスイッチを構成
する場合、第６図に示すように、上述の１入力、ｌ出力
のアナログスイッチ回路を２個用い、それぞれの出力を
共通にして、出力０とし、２つのアナログスイッチ回路
へのスイッチ信号が互いに逆となるように、すなわち、
一方が導通状態のときは、他方は遮断状態となるように
インバータ４を介して一方に与えるよう構成されていた
。
する場合、第６図に示すように、上述の１入力、ｌ出力
のアナログスイッチ回路を２個用い、それぞれの出力を
共通にして、出力０とし、２つのアナログスイッチ回路
へのスイッチ信号が互いに逆となるように、すなわち、
一方が導通状態のときは、他方は遮断状態となるように
インバータ４を介して一方に与えるよう構成されていた
。
発明が解決しようとする課題 ゛上述した従来の
２人力、１出力のアナログスイッチの構成では、１人力
、１出力のアナログスイッチの２倍の素子数が必要とな
り、素子数が多くなる欠点があった。
２人力、１出力のアナログスイッチの構成では、１人力
、１出力のアナログスイッチの２倍の素子数が必要とな
り、素子数が多くなる欠点があった。
本発明は、上記課題を解決せんとするもので、少ない素
子数で構成できる２人力、ｌ出力のアナログスイッチを
提供せんとするものである。
子数で構成できる２人力、ｌ出力のアナログスイッチを
提供せんとするものである。
課題を解決するための手段
第１と第２のＮＰＮトランジスタのエミッタとコレクタ
を各々共通に接続し、さらにこの第１のＮＰＮ Ｉ−ラ
ンジスタのエミッタと、第３のＮＰＮトランジスタのエ
ミッタを接続し、第１のＮＰＮトランジスタのエミッタ
側には第１の定電流回路が接続され、第１．第３のＮＰ
Ｎトランジスタのコレクタ側には、それぞれ能動負荷を
接続し、これら、第１．第２．第３のＮＰＮトランジス
タと、第１の定電流回路と、能動負荷により差動増幅回
路を構成し、この差動増幅回路の出力である第３のＮＰ
Ｎ ）ランジスクのコレクタには、第４のＮＰＮＩ−ラ
ンジスタのベースを接続し、この第４のＮＰＮトランジ
スタのコレクタは直流電源に接続され、エミッタは第２
の定電流回路に接続してアナログスイッチ回路の出力と
すると共に、前記第３のＮＰＮＩ−ランジスタのベース
に抵抗Ｒ３を介して帰還し、前記第１と第２のＮＰＮ
トランジスタのそれぞれのベースには、この抵抗Ｒ３に
等しい値の抵抗Ｒ１，Ｒ２を介して、第１及び、第２の
人力信号ＴＩ、１２を印加できるよう接続すると共に、
この第１と第２の入力信号Ｉｔ、１２のうち一方が導通
状態のとき他方は遮断状態となるよう、前記第１と第２
のＮＰＮ トランジスタのベースにスイッチ回路を接続
した構成をなす。
を各々共通に接続し、さらにこの第１のＮＰＮ Ｉ−ラ
ンジスタのエミッタと、第３のＮＰＮトランジスタのエ
ミッタを接続し、第１のＮＰＮトランジスタのエミッタ
側には第１の定電流回路が接続され、第１．第３のＮＰ
Ｎトランジスタのコレクタ側には、それぞれ能動負荷を
接続し、これら、第１．第２．第３のＮＰＮトランジス
タと、第１の定電流回路と、能動負荷により差動増幅回
路を構成し、この差動増幅回路の出力である第３のＮＰ
Ｎ ）ランジスクのコレクタには、第４のＮＰＮＩ−ラ
ンジスタのベースを接続し、この第４のＮＰＮトランジ
スタのコレクタは直流電源に接続され、エミッタは第２
の定電流回路に接続してアナログスイッチ回路の出力と
すると共に、前記第３のＮＰＮＩ−ランジスタのベース
に抵抗Ｒ３を介して帰還し、前記第１と第２のＮＰＮ
トランジスタのそれぞれのベースには、この抵抗Ｒ３に
等しい値の抵抗Ｒ１，Ｒ２を介して、第１及び、第２の
人力信号ＴＩ、１２を印加できるよう接続すると共に、
この第１と第２の入力信号Ｉｔ、１２のうち一方が導通
状態のとき他方は遮断状態となるよう、前記第１と第２
のＮＰＮ トランジスタのベースにスイッチ回路を接続
した構成をなす。
作用
第１及び、第２の入力信号Ｉｔ、１２が印加された状態
で、スイッチ信号Ｓにより、第２のＮＰＮトランジスタ
Ｔ２が遮断状態となった時、第１のＮＰＮ トランジス
タＴ１は、第１の入力信号■１が導通可能な状態となり
、逆に、第１のＮＰＮトランジスタＴｌが遮断状態とな
った時、第２のＮＰＮ トランジスタＴ２は、第２の入
力信号■２が導通可能な状態となる。
で、スイッチ信号Ｓにより、第２のＮＰＮトランジスタ
Ｔ２が遮断状態となった時、第１のＮＰＮ トランジス
タＴ１は、第１の入力信号■１が導通可能な状態となり
、逆に、第１のＮＰＮトランジスタＴｌが遮断状態とな
った時、第２のＮＰＮ トランジスタＴ２は、第２の入
力信号■２が導通可能な状態となる。
実施例
以下、本発明の一実施例のアナログスイッチ回路につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
第１図は、本発明の一実施例を示す図であり、エミッタ
、コレクタが各々共通に接続された、２つのＮＰＮ ト
ランジスタＴ１とＴ２のエミッタ側にさらにＮＰＮ ト
ランジスタＴ３のエミッタを接続し、３個のＮＰＮ ト
ランジスタＴｌ、Ｔ２．Ｔ３のエミッタ接続点側に接続
された定電流源１と、コレクタ側に接続された能動負荷
により、差動増幅回路を構成する。
、コレクタが各々共通に接続された、２つのＮＰＮ ト
ランジスタＴ１とＴ２のエミッタ側にさらにＮＰＮ ト
ランジスタＴ３のエミッタを接続し、３個のＮＰＮ ト
ランジスタＴｌ、Ｔ２．Ｔ３のエミッタ接続点側に接続
された定電流源１と、コレクタ側に接続された能動負荷
により、差動増幅回路を構成する。
ここで、能動負荷は、２つのＰＮＰ トランジスタＴ４
．Ｔ５からなり、両者のベースは共通で、エミッタは共
に直流電源Ｖｃｃに接続され、ＰＮＰトランジスタＴ４
のコレクタとベースは接続され、さらにＮＰＮ トラン
ジスタＴｌ、Ｔ２のコレクタの接続点に接続され、一方
、ＰＮＰトランジスタＴ５のコレクタは、ＮＰＮ トラ
ンジスタＴ３のコレクタに接続される。
．Ｔ５からなり、両者のベースは共通で、エミッタは共
に直流電源Ｖｃｃに接続され、ＰＮＰトランジスタＴ４
のコレクタとベースは接続され、さらにＮＰＮ トラン
ジスタＴｌ、Ｔ２のコレクタの接続点に接続され、一方
、ＰＮＰトランジスタＴ５のコレクタは、ＮＰＮ トラ
ンジスタＴ３のコレクタに接続される。
上述のごとく構成された差動増幅回路の出力であるＮＰ
Ｎ トランジスタＴ３のコレクタは、ＮＰＮトランジス
タＴ６のベースに接続され、このＮＰＮＩ−ランジスタ
Ｔ６のコレクタは直流電源Ｖｃｃに、エミッタは定電流
回路２に接続され、アナログスイッチ回路の出力０とす
ると共に抵抗Ｒ３を介して、ＮＰＮ トランジスタＴ３
のベースに帰還される。
Ｎ トランジスタＴ３のコレクタは、ＮＰＮトランジス
タＴ６のベースに接続され、このＮＰＮＩ−ランジスタ
Ｔ６のコレクタは直流電源Ｖｃｃに、エミッタは定電流
回路２に接続され、アナログスイッチ回路の出力０とす
ると共に抵抗Ｒ３を介して、ＮＰＮ トランジスタＴ３
のベースに帰還される。
一方、ＮＰＮトランジスタＴｌ、Ｔ２のそれぞれのベー
スには、抵抗Ｒ３に等しい値の抵抗Ｒ１゜Ｒ２がそれぞ
れ接続され、これらの抵抗Ｒ１，Ｒ２を介して入力信号
Ｉｔ、Ｉ２が入力される。ここで、抵抗Ｒ１，Ｒ２，Ｒ
３の値を等しくするのは、ベース電流によって生じるオ
フセット電圧の値をそろえる為である。
スには、抵抗Ｒ３に等しい値の抵抗Ｒ１゜Ｒ２がそれぞ
れ接続され、これらの抵抗Ｒ１，Ｒ２を介して入力信号
Ｉｔ、Ｉ２が入力される。ここで、抵抗Ｒ１，Ｒ２，Ｒ
３の値を等しくするのは、ベース電流によって生じるオ
フセット電圧の値をそろえる為である。
さらに、スイッチ信号Ｓは、エミッタが基準電位６に、
コレクタがＮＰＮトランジスタＴ１のベースに接続され
たＮＰＮ トランジスタＴ７のベースに入力され、入力
信号■１の導通、遮断の制御を行なうと共に、ＮＰＮ
トランジスタＴ８のベースに入力され、ＮＰＮ トラン
ジスタＴ９を介して、入力信号Ｉ２の導通、遮断の制御
を行なう。
コレクタがＮＰＮトランジスタＴ１のベースに接続され
たＮＰＮ トランジスタＴ７のベースに入力され、入力
信号■１の導通、遮断の制御を行なうと共に、ＮＰＮ
トランジスタＴ８のベースに入力され、ＮＰＮ トラン
ジスタＴ９を介して、入力信号Ｉ２の導通、遮断の制御
を行なう。
ここで、ＮＰＮ トランジスタＴ８のエミッタは、基準
電位６に、又、コレクタは、ＮＰＮ Ｉ−ランジスタＴ
９のベース及び、抵抗Ｒ４を介して直流電源Ｖｃｃに接
続され、ＮＰＮ トランジスタＴ９のエミッタは、基準
電位６に、コレクタは、ＮＰＮトランジスタＴ２のベー
スに接続されている。
電位６に、又、コレクタは、ＮＰＮ Ｉ−ランジスタＴ
９のベース及び、抵抗Ｒ４を介して直流電源Ｖｃｃに接
続され、ＮＰＮ トランジスタＴ９のエミッタは、基準
電位６に、コレクタは、ＮＰＮトランジスタＴ２のベー
スに接続されている。
上述の２人力、１出力のアナログスイッチ回路は、第２
図のようなアナログスイッチ３．３′及び、インバータ
４の等価回路で表わせる。
図のようなアナログスイッチ３．３′及び、インバータ
４の等価回路で表わせる。
以上のように構成された本発明の一実施例であるアナロ
グスイッチ回路において、入力信号Ｉｔ。
グスイッチ回路において、入力信号Ｉｔ。
■２が入力された状態で、スイッチ信号Ｓが、ＮＰＮト
ランジスタＴ７．Ｔ８を充分導通状態にできる電位とな
ったとき、ＮＰＮ トランジスタＴ７゜Ｔ８のコレクタ
は、略々、基準電位６となり、ＮＰＮトランジスタＴ７
のコレクタにベースが接続されているＮＰＮ トランジ
スタＴ１は遮断状態となる。一方、ＮＰＮ トランジス
タＴ８のコレクタにベースが接続されたＮＰＮ トラン
ジスタＴ９も遮断状態で、このＮＰＮトランジスタＴ９
のコレクタにベースが接続されている。ＮＰＮ トラン
ジスタＴ２は、入力信号Ｉ２が導通可能な状態となる。
ランジスタＴ７．Ｔ８を充分導通状態にできる電位とな
ったとき、ＮＰＮ トランジスタＴ７゜Ｔ８のコレクタ
は、略々、基準電位６となり、ＮＰＮトランジスタＴ７
のコレクタにベースが接続されているＮＰＮ トランジ
スタＴ１は遮断状態となる。一方、ＮＰＮ トランジス
タＴ８のコレクタにベースが接続されたＮＰＮ トラン
ジスタＴ９も遮断状態で、このＮＰＮトランジスタＴ９
のコレクタにベースが接続されている。ＮＰＮ トラン
ジスタＴ２は、入力信号Ｉ２が導通可能な状態となる。
逆に、スイッチ信号Ｓが、ＮＰＮ トランジスタＴ７．
Ｔ８を導通状態にする電圧に満たない時、ＮＰＮ トラ
ンジスタＴ７は遮断状態であるから、このＮＰＮ トラ
ンジスタＴ７のコレクタにベースが接続されたＮＰＮト
ランジスタＴＩは、入力信号１１を導通可能な状態とし
、一方、ＮＰＮ トランジスタＴ８のコレクタは、略々
直流電源Ｖｃｃの電位となり、ＮＰＮ トランジスタＴ
９を導通状態とし、このＮＰＮ Ｉ−ランジスタＴ９の
コレクタは、略々、基準電位６となり、ＮＰＮ トラン
ジスタＴ９のコレクタにベースが接続されたＮＰＮトラ
ンジスタＴ２は遮断状態となる。よって、スイッチ信号
Ｓにより、２つの入力信号Ｉ１、１２のうちどちらか一
方のみが導通状態となり、出力信号Ｏとして出力され、
２人力、１出力のアナログスイッチ回路が構成できる。
Ｔ８を導通状態にする電圧に満たない時、ＮＰＮ トラ
ンジスタＴ７は遮断状態であるから、このＮＰＮ トラ
ンジスタＴ７のコレクタにベースが接続されたＮＰＮト
ランジスタＴＩは、入力信号１１を導通可能な状態とし
、一方、ＮＰＮ トランジスタＴ８のコレクタは、略々
直流電源Ｖｃｃの電位となり、ＮＰＮ トランジスタＴ
９を導通状態とし、このＮＰＮ Ｉ−ランジスタＴ９の
コレクタは、略々、基準電位６となり、ＮＰＮ トラン
ジスタＴ９のコレクタにベースが接続されたＮＰＮトラ
ンジスタＴ２は遮断状態となる。よって、スイッチ信号
Ｓにより、２つの入力信号Ｉ１、１２のうちどちらか一
方のみが導通状態となり、出力信号Ｏとして出力され、
２人力、１出力のアナログスイッチ回路が構成できる。
以上の動作のようすを、波形を用いて説明すると、第３
図（ａ）（ロ）（Ｃ） （ｄ）に示すように、入力信号
Ｉｆ、Ｉ２にそれぞれ周波数の異なる信号が入力されて
いる状態で、スイッチ信号Ｓが０■のときは、低い周波
数の入力信号■１が出力信号０に出力され、スイッチ信
号Ｓが５■のときは、高い周波数の入力信号Ｉ２が出力
信号０に出力される。
図（ａ）（ロ）（Ｃ） （ｄ）に示すように、入力信号
Ｉｆ、Ｉ２にそれぞれ周波数の異なる信号が入力されて
いる状態で、スイッチ信号Ｓが０■のときは、低い周波
数の入力信号■１が出力信号０に出力され、スイッチ信
号Ｓが５■のときは、高い周波数の入力信号Ｉ２が出力
信号０に出力される。
発明の効果
本発明により、２人力、１出力のバイポーラトランジス
タで構成されるアナログスイッチ回路を節易な構成で実
現でき、回路素子が大幅に削減できる。
タで構成されるアナログスイッチ回路を節易な構成で実
現でき、回路素子が大幅に削減できる。
第１図は、本発明の一実施例を示す回路図、第２図はそ
の等価回路図、第３図は、本発明の一実施例の動作波形
図、第４図は従来の１人力、■出力のアナログスイッチ
回路を示す回路図、第５図はその等価回路図、第６図は
従来の２人力、１出力のアナログスイッチ回路を示す回
路図である。 １・・・・・・第１の定電流回路、２・・・・・・第２
の定電流回路、３，３゛・・・・・・アナログスイッチ
、４・・・・・・インバータ、５，５”・・・・・・ス
イッチ回路、６・・・・・・基準電位。 代理人の氏名 弁理士 粟野重孝 はか１名第１ ／７１の２ｔ ＋に回路 図
の等価回路図、第３図は、本発明の一実施例の動作波形
図、第４図は従来の１人力、■出力のアナログスイッチ
回路を示す回路図、第５図はその等価回路図、第６図は
従来の２人力、１出力のアナログスイッチ回路を示す回
路図である。 １・・・・・・第１の定電流回路、２・・・・・・第２
の定電流回路、３，３゛・・・・・・アナログスイッチ
、４・・・・・・インバータ、５，５”・・・・・・ス
イッチ回路、６・・・・・・基準電位。 代理人の氏名 弁理士 粟野重孝 はか１名第１ ／７１の２ｔ ＋に回路 図
Claims (1)
- 第１と第２のＮＰＮトランジスタのエミッタとコレクタ
を各々共通に接続し、さらにこの第１のＮＰＮトランジ
スタのエミッタと、第３のＮＰＮトランジスタのエミッ
タを接続し、第１のＮＰＮトランジスタのエミッタ側に
は、第１の定電流回路が接続され、第１、第３のＮＰＮ
トランジスタのコレクタ側には、それぞれ能動負荷を接
続し、これら、第１、第２、第３のＮＰＮトランジスタ
と、第１の定電流回路と能動負荷により差動増幅回路を
構成し、この差動増幅回路の出力である第３のＮＰＮト
ランジスタのコレクタには、第４のＮＰＮトランジスタ
のベースを接続し、この第４のＮＰＮトランジスタのコ
レクタは直流電源に接続され、エミッタは第２の定電流
回路に接続してアナログスイッチ回路の出力とすると共
に、前記第３のＮＰＮトランジスタのベースに抵抗Ｒ３
を介して帰還し、前記第１と第２のＮＰＮトランジスタ
のそれぞれのベースには、この抵抗Ｒ３に等しい値の抵
抗Ｒ１、Ｒ２を介して、第１及び第２の入力信号Ｉ１、
Ｉ２を印加できるよう接続すると共に、この第１と第２
の入力信号Ｉ１、Ｉ２のうち、一方が導通状態のとき、
他方は遮断状態となるよう、前記第１と第２のＮＰＮト
ランジスタのベースに接続したスイッチ回路から成るこ
とを特徴とするアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903288A JPH088478B2 (ja) | 1988-09-01 | 1988-09-01 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21903288A JPH088478B2 (ja) | 1988-09-01 | 1988-09-01 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267005A true JPH0267005A (ja) | 1990-03-07 |
| JPH088478B2 JPH088478B2 (ja) | 1996-01-29 |
Family
ID=16729186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21903288A Expired - Fee Related JPH088478B2 (ja) | 1988-09-01 | 1988-09-01 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088478B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274428A (ja) * | 2006-03-31 | 2007-10-18 | Thine Electronics Inc | アナログマルチプレクサ |
-
1988
- 1988-09-01 JP JP21903288A patent/JPH088478B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088478B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |