JPH0888319A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 外付け受動素子を不要とし、実装面積を縮小
することが可能な集積回路を提供する。 【構成】 本発明の半導体集積回路は、半導体基板４
と、前記半導体基板４の一方の面５に形成された、能動
素子を含む集積回路１５と、前記半導体基板４の他方の
面６に形成された、少なくとも１つの受動素子７と、前
記集積回路１５と前記受動素子７とを電気的に接続する
接続部１３，１４とを具備したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に誘電体
を有する受動素子を設けた半導体集積回路に関する。

【０００２】

【従来の技術】従来の半導体集積回路において大容量の
コンデンサ（あるいはインダクタ；すなわち誘電体を有
する受動素子）を能動素子とともに１つのチップ上に形
成することは、その占有面積の制約上等から困難であっ
た。そのため、容量の大きいコンデンサ等を必要とする
集積回路では、ＩＣチップの外に端子を出して外部素子
を用いることが多かった。

【０００３】例えば、電子回路で発生する雑音は抵抗で
発生する熱雑音によるものが支配的であることが多く、
（１）式で示されるように、設計した回路に用いられる
容量に反比例してその回路の雑音ｎは増加することが知
られている。（ｋはボルツマン定数、Ｔは絶対温度、Ｃ
は容量、ａは比例定数である。） ｎ＝ａ・ｋＴ／Ｃ …（１） そのため、低雑音を必要とする集積回路では、必然的に
大容量を必要とし、１つのチップに収容できないような
容量素子はＩＣチップの外に配置せざるを得なかった。

【０００４】ところが、外付け素子を用いる方法では、
この素子をＩＣチップとは別に実装基板に実装し、さら
にこれを実装基板に接続するための端子が必要となるの
で、実装面積を大きくしてしまう欠点がある。また、外
付け素子をチップ上に形成された集積回路と電気的に接
続するために、ＩＣチップにそれぞれ端子を取り出さな
くてはならず、ＩＣの端子数の増加、およびそれにとも
なう実装面積の増加という問題が生じる。さらには、実
装部品点数が増えるために実装工程数が増加し、実装工
程での歩留まりも悪くなる。また、導通検査で針などで
直接当たれないようなモジュールの場合、モジュールの
各部品の接続状況などの検査を行うために専用のプロー
ブカードを用意しなくてはならず、検査工程数や検査コ
ストの増加を伴う欠点があった。

【０００５】さらに、配線による寄生素子が問題になり
やすい高周波回路を設計する場合にも、所望の性能を得
るためにレイアウト設計にて外付け素子までの配線にか
なりの空間的な制約を生じる。しかも、レイアウト設計
では、実装基板上の配線も含めて考慮しなくてはならな
かったため、このような回路のレイアウト設計には、多
くの時間と手間が必要であった。

【０００６】

【発明が解決しようとする課題】上述したように、従来
の半導体集積回路では大容量のコンデンサなど大面積を
必要とする受動素子を能動素子とともにチップ上に形成
することは困難であり、そのような受動素子には外部素
子を利用していた。したがって、従来の半導体集積回路
では、実装面積を大きくする、ＩＣの端子数を増加させ
る、実装部品点数が増えるために実装工程数が増加し実
装工程での歩留まりも悪くなる、検査工程数や検査コス
トを増加させる、回路のレイアウト設計に多くの時間と
手間が必要である、といった問題点があった。

【０００７】本発明は、上記事情を考慮してなされたも
のであり、大面積を必要とするような誘電体を有する受
動素子を、当該集積回路と同一ＩＣチップ上に形成する
ことのできる半導体集積回路を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明では、素子の占有面積の制約上から従来であれ
ば集積回路の一部分としては形成することのできなかっ
たような誘電体を有する受動素子を、従来利用されてい
なかった半導体基板の集積回路形成面の裏側の面に構成
し、これと該集積回路形成面上の集積回路とを電気的に
接続するようにしたものである。

【０００９】すなわち、本発明の半導体集積回路は、半
導体基板と、前記半導体基板の一方の面に形成された能
動素子を含む集積回路と、前記半導体基板の他方の面に
形成された少なくとも１つの受動素子と、前記集積回路
と前記受動素子とを電気的に接続する接続部とを具備し
たことを特徴とする。

【００１０】前記半導体基板には、シリコンまたはガリ
ウムひ素を用いても良い。また、好ましくは、前記受動
素子は、前記半導体基板の前記他方の面の一面全体また
は大部分に１層以上の誘電体を形成して構成され、該誘
電体の両面または層間に導電性の電極または配線を設け
てなるものであることを特徴とする。

【００１１】この場合、前記受動素子の一つの電極を、
サブストレート層またはこれと同電位にした導電層で構
成しても良い。さらには、該サブスレート層へのバイア
ス印加用端子を少なくとも１つ備えるように構成すると
効果的である。

【００１２】また、前記受動素子にはチップ部品を使用
し、このチップ部品を前記半導体基板の前記他方の面に
少なくとも１つ配置し、該面上に配置された配線とバン
プ実装により接続するようにしても良い。

【００１３】また、好ましくは、前記集積回路を構成す
る面と前記受動素子を配置する面との間の電気的接合を
与える接続部には、前記半導体基板を貫通する導電性の
スルーホールを用いることを特徴とする。好ましくは、
実装基板と前記集積回路との接合には、バンプ実装法を
用いることを特徴とする。

【００１４】

【作用】本発明では、半導体基板の一方の面に形成され
た集積回路と、従来ほとんど使われていなかった半導体
基板の他方の面に形成された受動素子を、上記接続部に
て電気的に接続することによって、同一半導体基板上に
受動素子を有する集積回路が形成される。

【００１５】すなわち本発明によれば、半導体基板上の
従来ほとんど使われていなかった領域のパターン形成可
能な面積を有効利用することで、集積回路の中で特に占
有面積を要していた素子（特に容量素子や誘導素子）を
外付け部品を利用することなくＩＣチップ上に形成する
ことが可能となる。

【００１６】このため、実装面積の削減、ＩＣ端子数の
削減を削減することができる。したがって、実装工程数
の削減、実装工程段階での歩留まりの向上、検査工程数
や検査コストの削減を図ることが可能となる。

【００１７】また、上記受動素子は、集積回路配線面と
は独立に構成できるので、集積回路の配線からの制約を
受けることなく素子配置を行うことが可能となる。ま
た、従来のようにＩＣ端子などを経由する配線が不要と
なるため、配線長が格段に短くなり、配線長により生ず
る寄生容量やインダクタンスが小さくなる。そのため、
これらによる影響が特に問題になっていた高周波回路の
設計より容易なものとなる。

【００１８】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 （第１の実施例）図１は、本発明の第１の実施例に係る
半導体集積回路の概略断面図を示す。図１では、ウェハ
ーから切り出したＩＣチップを実装基板に実装した状態
を示してある。半導体基板４には、シリコン基板やガリ
ウムひ素基板を用いることができる。

【００１９】本実施例の半導体集積回路では、成膜・パ
ターン形成・エッチング工程などにて、半導体基板４の
一方の面（集積回路配線面）５上に、能動素子を含む所
望の集積回路を形成する。一方、上記工程などにて、誘
電体を含む受動素子を、従来使用していなかった半導体
基板４の他方の面（受動素子実装面）６上に形成する。
集積回路配線面５上に形成された集積回路と、受動素子
実装面６上に形成された受動素子は、図示しない接続手
段（例えば後述する導電性スルーホール）により電気的
に接続する。

【００２０】この受動素子として、形成パターン面積等
の制約上から集積回路配線面５の同一面上に集積回路の
一部として構成できないような大面積を必要とする大容
量のコンデンサあるいはインダクタを形成すると効果的
である。

【００２１】受動素子の具体的な値として、コンデンサ
の場合、絶縁層に厚さ１００ｎｍ程度の酸化膜または窒
化膜を用いたときで、数１００〜数１０００ｐＦ程度の
範囲のもの、インダクタの場合、ｎＨ（ナノ・ヘンリ
ー）のオーダーのものは、本願発明を適用すると極めて
効果的であると考えられる。

【００２２】この半導体集積回路（ＩＣチップ）は、図
１のようにして実装基板１上に実装される。すなわち、
実装基板１上には導電路２が形成されており、半導体基
板４はバンプなどの実装接続端子３を介して導電路２上
に装着される。半導体基板４の面５に形成された集積回
路中の端子領域３０は、実装接続端子３を介して導電路
２に電気的に結合される。

【００２３】このように本発明による半導体集積回路で
は、半導体基板上の従来ほとんど使われていなかった領
域のパターン形成可能な面積を有効利用することで、集
積回路の中で特に占有面積を要していた素子（特に容量
素子や誘導素子）を外付け部品を利用することなくＩＣ
チップ上に形成することが可能となる。

【００２４】このため、実装面積の削減やＩＣ端子数の
削減をすることができる。したがって、実装工程数の削
減、実装工程段階での歩留まりの向上、検査工程数や検
査コストの削減を図ることが可能となる。

【００２５】また、上記受動素子は、集積回路配線面と
は独立に構成できるので、集積回路の配線からの制約を
受けることなく素子配置を行うことが可能となる。ま
た、従来のようにＩＣ端子などを経由する配線が不要と
なるため、配線長が格段に短くなり、配線長により生ず
る寄生容量やインダクタンスが小さくなる。そのため、
これらによる影響がとくに問題になっていた高周波回路
の設計がより容易なものとなる。

【００２６】なお、図１では実装基板１の側にＩＣチッ
プの集積回路配線面５を配置したが、実装基板１の側に
受動素子実装面６を配置することも可能である。半導体
基板４の受動素子実装面６には、受動素子だけ形成する
ようにしても良い。この場合、プロセスが簡易化される
利点がある。

【００２７】半導体基板４の受動素子実装面６の受動素
子を形成していない未使用の部分には、受動素子を含む
集積回路を形成しても良い。この場合、半導体基板の面
積をさらに有効活用することができる。

【００２８】次に、上述したような半導体集積回路にお
ける面６上の受動素子の構成や両面５，６上の素子間の
接続手段の構成をより具体化した実施例について説明す
る。以下の各実施例では誘電体を含む受動素子として特
にコンデンサを例にとり、その種々の構成について詳細
に説明する。もちろん後述する各実施例によれば、第１
の実施例と同様の作用効果を奏するものである。

【００２９】（第２の実施例）図２は、本発明の第２の
実施例に係る半導体集積回路の断面図である。図１の実
装基板１、導電路２、実装接続端子３も併せて示してあ
る。

【００３０】本実施例では、半導体基板４の片面５に形
成した所望の集積回路を集積回路構成層１５として示し
てある。集積回路構成層１５に設けられた端子領域３０
と実装基板１に配線されている導電路２との電気的接続
はバンプなどの実装接続端子３によってなされている。

【００３１】集積回路が構成されている面５の反対側の
面６には、酸化膜１９上に受動素子（コンデンサ）７が
形成されている。この受動素子１７は、誘電体１０の両
側に、導電層９と導電層１１を電極として形成してな
る。受動素子１７の一方の電極９は絶縁膜１６を介して
半導体基板４上に形成され、他方の電極１１は絶縁膜１
６にて覆われている。

【００３２】一方、受動素子１７と集積回路との電気的
接続は、導電性スルーホール１３、１４によりなされ
る。すなわち、電極として用いる導電層９を、導電路と
して導電性スルーホール１４に接続するとともに、電極
として用いる導電層１１を導電性スルーホール１３に接
続する。導電性スルーホール１３，１４の他端は、それ
ぞれ集積回路構成層１５に設けられた図示しない端子領
域に接続される。

【００３３】導電性スルーホール１３、１４とサブスト
レート層８の境目には、酸化膜などの絶縁層を設ける
か、逆バイアスの電圧を印加することにより互いに絶縁
させることが望ましい。なお、導電性スルーホール１３
と絶縁膜１６の間には、酸化膜を介在させても良い（図
中のｉ）。

【００３４】本実施例のように導電性スルーホールを用
いることにより、裏表間の配線長を短くすることが可能
となり、配線長にともなう寄生素子成分を小さくするこ
とができる。

【００３５】（第３の実施例）第２の実施例では受動素
子２７の形成に用いる誘電体は１層であったが、多層
（何層でも良い）の誘電体を重ねて構成することも可能
である。この場合、実装面積を縮小化できる利点があ
る。第３の実施例では、２層の誘電体を用いる例につい
て示す。

【００３６】図３は、２層の誘電体を用いて受動素子を
構成した場合の半導体集積回路の断面図である。なお、
図１の実装基板１、導電路２、実装接続端子３も併せて
示してた。基本構成は図２の場合と同様であり、ここで
は受動素子２７の構成および導電性スルーホール２３，
２４の構成についてのみ説明する。

【００３７】集積回路が構成されている面５の反対側の
面６には、酸化膜１９上に受動素子（コンデンサ）２７
が形成されている。この受動素子２７は、誘電体１０
ａ，１０ｂの両側に、夫々導電層９と導電層１１ａ，１
１ｂを電極として形成してなる。すなわち、誘電体１０
ａ、導電層９、導電層１１ａにて第１の容量が形成さ
れ、誘電体１０ｂ、導電層９、導電層１１ｂにて第２の
容量が形成される。受動素子７の電極１１ａは絶縁膜１
６を介して半導体基板４上に形成され、電極１１ｂは絶
縁膜１６にて覆われている。

【００３８】一方、受動素子２７と集積回路との電気的
接続は、導電性スルーホール２３、２４によりなされ
る。すなわち、第１の容量および第２の容量に共通の電
極を与える導電層９は導電性スルーホール２３に、第１
の容量および第２の容量夫々の他方の電極を与える導電
層１１ａおよび導電層１１ｂは夫々導電性スルーホール
２４に接続される。導電性スルーホール２３，２４の他
端は、それぞれ集積回路構成層１５に設けられた図示し
ない端子に接続される。

【００３９】導電性スルーホール２３、２４とサブスト
レート層８の境目には、絶縁層を設けるか、逆バイアス
の電圧を印加することにより互いに絶縁させることが望
ましい。

【００４０】（第４の実施例）図４は、本発明の第４の
実施例に係る半導体集積回路の断面図である。図１の実
装基板１、導電路２、実装接続端子３も併せて示してあ
る。

【００４１】本実施例は、第２の実施例や第３の実施例
と異なり、コンデンサの一方の電極として半導体基板４
のサブストレート層８（あるいはサブストレート層８と
同電位にした図示しない導電層）を利用したものであ
る。この場合、プロセスが簡略化される利点がある。

【００４２】すなわち本実施例では、誘電体１０を導電
層１１およびサブストレート層８で挟んで受動素子３７
を構成し、導電層１１は導電性スルーホール２２を介し
て集積回路構成層１５に設けられた図示しない端子領域
に接続するとともに、受動素子３７の他端はサブストレ
ート層８の電位に結合される。なお、誘電体１０とサブ
ストレート層８の間に、エピタキシャル層やポリシリコ
ンなど導体を挿入しても良い。

【００４３】ここで、サブストレート層８は、寄生素子
による不慮の事故を防ぐために、最も高い電位または最
も低い電位に、すなわち端子（電源端子あるいはグラン
ド端子）１２に、基板電極３８および実装接続端子３を
介して接続するのが好ましい。この場合、サブストレー
ト層８は交流的には接地された状態（あるいは十分低い
インピーダンス）にあるため、片側の電極が接地された
受動素子を効率的に構成することができる。これは、ベ
タアースで配線するような高周波回路では、最も効率的
な配線方法である。

【００４４】サブストレート層８の抵抗率が大きい場
合、誘電体１０に面したサブストレート層８の表面の抵
抗率を低くしたり、サブストレート層８にバイアスを印
加する端子を複数設けることで寄生抵抗を低くすること
ができる。

【００４５】導電性スルーホール３３とサブストレート
層８の境目には、絶縁層を設けるか、逆バイアスの電圧
を印加することにより互いに絶縁させることが望まし
い。 （第５の実施例）図５は、本発明の第５の実施例に係る
半導体集積回路の断面図である。図１の実装基板１、導
電路２、実装接続端子３も併せて示してある。

【００４６】第２の〜第４の実施例では半導体基板４上
に半導体プロセスにて直接受動素子を構成したが、本実
施例は図５のように外付けに用いられる受動素子（チッ
プキャパシタやチップインダクタ）４７をバンプ実装法
により半導体基板４の面６上に実装したものである。

【００４７】半導体基板４の集積回路が構成されている
面５の反対側の面６上に導電層１１ａ，１１ｂを形成
し、この上にバンプなどの実装接続端子４３を用いて外
付け用受動素子４７を実装する。

【００４８】電気的には、受動素子４７の端子領域４２
は実装接続端子４３を介して導電層１１ａ，１１ｂに接
続され、導電層１１ａ，１１ｂは夫々導電性スルーホー
ル２３，２４を介して集積回路構成層１５に設けられた
図示しない端子に接続される。

【００４９】導電性スルーホール２３、２４とサブスト
レート層８の境目には、絶縁層を設けるか、逆バイアス
の電圧を印加することにより互いに絶縁させることが望
ましい。

【００５０】（各部分に用いる材料の具体例）上記各実
施例において、各部分に用いる材料の具体例を以下に示
す。実装接続端子３には、バンプ（半田、その他）など
をを用いると好ましい。

【００５１】導電層９には、Ａｌ、あるいはポリシリコ
ンを用いると好ましい。誘電体１０，１０ａ，１０ｂに
は、ＳｉＯ₂ 、Ｓｉ₃ Ｎ₄ 、あるいは他の高誘電率の材
料を用いると好ましい。

【００５２】導電層１１，１１ａ，１１ｂには、Ａｌ、
ＡｌとＣｕの混合物、あるいはポリシリコン、もしくは
シリコン単結晶を用いると好ましい。導電性スルーホー
ル１３，１４，２３，２４，３３，４３，４４には、ポ
リシリコンなどを用いると好ましい。この部分は、周囲
とはＳｉＯ₂ などで絶縁されていることが望ましい。

【００５３】絶縁層１６は、酸化を保護するパッシベー
ションであり、ポリイミド、あるいはＳｉＯ₂ などを用
いると好ましい。受動素子４７ポリシリコンなどを用い
ると好ましい。なお、本発明は上述した実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【００５４】

【発明の効果】以上説明したように本発明によれば、半
導体基板上の従来ほとんど使われていなかった領域のパ
ターン形成可能な面積を有効利用することで、集積回路
の中で特に占有面積を要していた素子（特に容量素子や
誘導素子）を外付け部品を利用することなくＩＣチップ
上に形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体集積回路を
実装基板に装着した状態を示す断面図

【図２】本発明の第２の実施例を示す断面図

【図３】本発明の第３の実施例を示す断面図

【図４】本発明の第４の実施例を示す断面図

【図５】本発明の第５の実施例を示す断面図

【符号の説明】

１…実装基板、２…導電路、３…実装接続端子、４…半
導体基板、５…集積回路配線面、６…受動素子実装面、
１７，２７，３７…受動素子、８…サブストレート層、
９…導電層、１０，１０ａ，１０ｂ…誘電体、１１，１
１ａ，１１ｂ…導電層、１２…端子、１３，１４，２
３，２４，３３，４３，４４…導電性スルーホール、１
５…集積回路構成層、１６…絶縁層、１９…酸化膜、２
３…導電性スルーホール、３０，３２…端子領域、３８
…基板電極、４７…受動素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板の一方の面に形成された、能動素子を含
   む所望の集積回路と、 前記半導体基板の他方の面に形成された、少なくとも１
   つの受動素子と、 前記集積回路と前記受動素子とを電気的に接続する接続
   部とを具備したことを特徴とする半導体集積回路。