JPH0888546A - コンパレータ及び近接センサ - Google Patents

Abstract

(57)【要約】 【目的】 差動増幅型コンパレータの出力のヒステリシ
スを一定時間保持できるようにすること。 【構成】 トランジスタＱ１３，Ｑ１４によって電圧比
較回路を構成し、夫々の基準電圧をＶ１，Ｖ２（Ｖ１＜
Ｖ２）とする。入力電圧がコンデンサＣ２を介して交流
成分のみが基準電圧Ｖ１に重畳される。この電圧は基準
電圧Ｖ２を越えてトランジスタＱ１３がオン、トランジ
スタＱ１４がオフとなると、トランジスタＱ１２はオン
となって電圧Ｖ１が上昇し、又ベース・エミッタ間の寄
生容量が充電される。入力が基準電圧Ｖ２以下となれば
トランジスタＱ１３はオフとなる。トランジスタＱ１２
はこの寄生容量が抵抗Ｒ１４を介して放電するまでオン
状態に保たれ、ヒステリシスが保持されることとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は差動増幅回路を用いて交
流信号を入力したときに比較レベルのヒステリシスを保
持するようにしたコンパレータ、及びこれを用いた近接
センサに関するものである。

【０００２】

【従来の技術】光電センサや近接センサ等種々の電子回
路では、コンパレータ回路が広く用いられている。コン
パレータ回路は入力信号を所定の閾値で弁別することに
よって物体の検知等を出力する回路として用いられる。
図６はこのような従来のコンパレータ回路の一例を示す
回路図である。本図において電源Ｖccは抵抗Ｒ１，Ｒ
２，Ｒ３，Ｒ４によって分圧されており、夫々基準電圧
Ｖ１，Ｖ２が得られる。これらの分圧回路には差動増幅
回路を構成するトランジスタＱ１，Ｑ２のベースが接続
される。トランジスタＱ１，Ｑ２のコレクタは夫々トラ
ンジスタＱ３，Ｑ４を介して電源Ｖccに接続され、エミ
ッタは共通接続されてトランジスタＱ５のコレクタに接
続される。トランジスタＱ５とトランジスタＱ６とはカ
レントミラー回路を構成しており、抵抗Ｒ５によって一
定の電流がカレントミラー回路を介して差動増幅回路を
流れるように構成される。トランジスタＱ３，Ｑ４はカ
レントミラー接続されており、トランジスタＱ３のコレ
クタとトランジスタＱ１のコレクタとは共通接続され、
トランジスタＱ７のベースに接続される。トランジスタ
Ｑ７のエミッタは電源Ｖccに、コレクタは抵抗Ｒ６を介
して抵抗Ｒ１，Ｒ２の中点に接続されている。そしてト
ランジスタＱ１のコレクタがトランジスタＱ５のベース
に接続される。トランジスタＱ８のエミッタは電源Ｖcc
に接続されたＰＮＰ型のトランジスタであって、出力回
路を構成している。

【０００３】ここで基準電圧Ｖ２は基準電圧Ｖ１より高
く設定されているものとし、入力信号はカップリングコ
ンデンサＣ１を介して交流成分のみが基準電圧Ｖ１に重
畳して入力される。このため入力信号がなければトラン
ジスタＱ２〜Ｑ４はオン、トランジスタＱ１とＱ７，Ｑ
８はオフ状態となっている。そして入力信号が加われば
トランジスタＱ１のベース電圧は基準電圧Ｖ１に交流成
分が重畳されたものとなり、この重畳された電圧が基準
電圧Ｖ２を越えればトランジスタＱ１がオン、トランジ
スタＱ２〜Ｑ４はオフとなる。

【０００４】

【発明が解決しようとする課題】このような従来のコン
パレータでは、差動増幅回路はヒステリシスを有する
が、入力信号が交流信号の場合には図７に示すように入
力信号の交流成分が比較レベルＶ２−Ｖ１を越えればヒ
ステリシスがつけられているため、そのレベルが低下す
る。そして交流信号がこのレベル以下となれば、再び比
較レベルが元の状態に復帰する。従って入力信号の波形
毎に比較レベルが変化することとなって出力も変動して
しまうという欠点があった。これを避けるためには交流
信号を一旦整流し、その振幅に対応した直流レベルに変
換してからコンパレータに入力することも考えられる。
この整流平滑回路にはＣＲ回路が用いられるため、入力
信号のレベルが変化したときの出力に対する応答性が悪
く、ノイズの影響を受け易いという欠点があった。

【０００５】本発明はこのような従来の問題点に鑑みて
なされたものであって、入力信号の周波数に対応した時
定数でヒステリシスを保持することによって、出力を安
定化できるようにするコンパレータ、及びこれを用いて
出力を安定化して物体を検出できる近接センサを提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】本願の請求項１の発明
は、第１，第２のトランジスタを含む差動増幅回路から
成る電圧比較回路を有し、電圧比較回路の第１，第２の
入力端に夫々第１，第２の基準電圧Ｖ１，Ｖ２（Ｖ１＜
Ｖ２）が設定され、第１の入力端に入力され基準電圧Ｖ
１に重畳される電圧レベルと第２の基準電圧とを比較す
ることによって弁別出力を与えるコンパレータであっ
て、電圧比較回路の第１，第２の入力端に夫々第１，第
２の基準電圧を設定する比較レベル設定回路と、電圧比
較回路の第１の入力端に第１の基準電圧に重畳して入力
される電圧が第２の基準電圧を越え、差動増幅回路の出
力が反転する際に比較レベル設定回路の第１，第２の基
準電圧の差が小さくなるように変化させ、その変化を所
定時間保持するヒステリシスラッチ回路と、を具備する
ことを特徴とするものである。

【０００７】本願の請求項２の発明では、ヒステリシス
ラッチ回路は、比較レベル設定回路を構成する分圧抵抗
に並列に接続された抵抗及び第３のトランジスタの直列
接続体を有するものであり、電圧比較回路の第１の入力
端に第１の基準電圧に重畳して入力される電圧が第２の
基準電圧を越えたときに第３のトランジスタのベース・
エミッタ間寄生容量が充電され、第２のトランジスタの
出力が反転したときに寄生容量が放電する間ヒステリシ
スを保持することを特徴とするものである。

【０００８】本願の請求項３の発明は、検出コイルを含
む発振回路と、発振回路の交流成分が入力される請求項
１又は２記載のコンパレータと、コンパレータの出力に
基づいて検出コイルに近接する物体の有無を判別する信
号処理回路と、を具備することを特徴とするものであ
る。

【０００９】

【作用】このような特徴を有する本願の請求項１，２の
コンパレータでは、第１，第２のトランジスタから成る
差動増幅回路によって電圧比較回路が構成されている。
そして夫々の入力端には第１，第２の基準電圧が設定さ
れており、第１の入力端に入力信号が加えられる。そし
て入力信号が第１の基準電圧に重畳されたレベルが第２
の基準電圧を越えれば電圧比較回路のトランジスタが反
転する。そのときヒステリシスラッチ回路によって比較
レベル設定回路の第１又は第２の基準電圧の差が小さく
なるように変化させ、ヒステリシスの変化を一定時間保
持する。従って入力レベルが閾値以下となっても出力が
直ちに反転しないようにしている。従って入力信号が交
流成分を有するときには出力が波形毎に変化せず、安定
化することとなる。

【００１０】又請求項３の発明では、このコンパレータ
を近接センサに適用することによって発振の振幅の変化
を高速で弁別することができ、物体の通過を高速で検出
できることとなる。

【００１１】

【実施例】図１は本発明のコンパレータの基本構成を示
すブロック図である。本図において入力端子１には電圧
比較回路２が接続される。電圧比較回路２は差動増幅回
路によって構成されており、入力端子１側には比較レベ
ル設定回路３によって第１の基準電圧、他方の入力端子
には第２の基準電圧が設定されているものとする。そし
て電圧比較回路２には比較レベルを規定する比較レベル
設定回路３が接続される。又電圧比較回路２の出力に基
づいて比較レベル設定回路３にそのヒステリシスを変化
させるためのヒステリシスラッチ回路４が接続される。
ヒステリシスラッチ回路４は電圧比較回路２の出力に基
づいて入力信号が第２の基準電圧を越えて変化する際
に、比較レベル設定回路３の第１，第２の基準電圧の差
が小さくなるように制御し、又その基準電圧の変化を一
定時間保持するものであって、その出力は比較レベル設
定回路３に与えられる。電圧比較回路２の出力端は出力
端子５に接続されている。

【００１２】図２はこのようなコンパレータを具体化し
た本発明の第１実施例によるコンパレータの回路図であ
る。本図において、電源Ｖccと接地端間には図示のよう
に抵抗Ｒ１１，Ｒ１２、トランジスタＱ１１が直列に接
続され、更に抵抗Ｒ１１の両端にはトランジスタＱ１２
と抵抗Ｒ１３が接続される。トランジスタＱ１２のベー
スには電源Ｖccとの間に抵抗Ｒ１４が接続され、更にト
ランジスタＱ１３のコレクタが接続される。トランジス
タＱ１３，Ｑ１４は差動増幅回路を構成しており、その
エミッタは共通接続されてトランジスタＱ１５のコレク
タに接続される。トランジスタＱ１１とＱ１５とはカレ
ントミラー回路を構成している。又トランジスタＱ１５
のベースは電源Ｖccとの間に抵抗Ｒ１５，Ｒ１６が接続
される。又従来例と同様に差動増幅回路を構成するトラ
ンジスタＱ１３のコレクタは出力用トランジスタＱ１６
のベースに接続される。トランジスタＱ１６はエミッタ
が電源Ｖccに接続され、コレクタが出力端子に接続され
た出力トランジスタである。本実施例では電圧比較回路
２はトランジスタＱ１４，Ｑ１５，Ｑ１６及び抵抗Ｒ１
４によって構成されている。又比較レベル設定回路３は
抵抗Ｒ１１，Ｒ１２，Ｒ１５，Ｒ１６によって構成さ
れ、ヒステリシスラッチ回路４は抵抗Ｒ１３とトランジ
スタＱ１２によって構成されている。

【００１３】次に本実施例の動作について説明する。図
３は本実施例の動作を示すタイムチャートである。本図
において入力電圧がなければトランジスタＱ１３，Ｑ１
４は抵抗Ｒ１１，Ｒ１２とＲ１５，Ｒ１６との関係によ
ってオン又はオフとなる。抵抗Ｒ１１，Ｒ１２の中点の
第１の基準電圧Ｖ１が抵抗Ｒ１５，Ｒ１６の第２の基準
電圧Ｖ２より低くなるように分圧比を設定しておけば、
トランジスタＱ１４はオン状態、トランジスタＱ１３は
オフ状態となる。このためトランジスタＱ１２，Ｑ１６
もオフ状態となっており、トランジスタＱ１４を流れる
コレクタ電流は抵抗Ｒ１１，Ｒ１２と電源電圧Ｖccによ
って規定される電流値となる。そしてこの基準電圧Ｖ１
とＶ２の差が閾値Ｖth1 （＝Ｖ２−Ｖ１）となってい
る。基準電圧Ｖ１はトランジスタＱ１３のオンオフによ
って変化するので、Ｑ１３がオフのときの電圧をＶ１of
f 、オンのときの電圧をＶ１onとする。

【００１４】さて入力信号はカップリングコンデンサＣ
２を介して交流成分のみが差動増幅回路に入力される。
このピーク値が図３（ａ）に示すように閾値Ｖth1 （Ｖ
２−Ｖ１off ）以下であれば、トランジスタＱ１３はオ
フ、トランジスタＱ１４はオン状態を保つこととなる。

【００１５】さて入力信号の交流成分が閾値Ｖth1 を越
えるとトランジスタＱ１３は能動領域に入り、そのコレ
クタ電流が増加し始める。このためトランジスタＱ１２
にもベース電流，コレクタ電流が流れ始め、抵抗Ｒ１１
の両端にトランジスタＱ１２と抵抗Ｒ１３が接続された
状態となる。このため抵抗Ｒ１２を通ってトランジスタ
Ｑ１１を流れる電流が増加し、カレントミラー回路によ
ってトランジスタＱ１５のコレクタ電流、即ちトランジ
スタＱ１３又はＱ１４のエミッタ電流も増加する。こう
して正の電流帰還がかかってトランジスタＱ１３，Ｑ１
４が短時間で反転する。このとき抵抗Ｒ１１に抵抗Ｒ１
３が並列接続されたこととなるため、抵抗Ｒ１１，Ｒ１
２の中点の基準電圧Ｖ１は元の電圧Ｖ１off より高く、
Ｖ１onとなる。従って閾値Ｖth2 は図３（ａ）に示すよ
うにＶth1 からこれより低いＶth2 （Ｖ２−Ｖ１on）に
変化する。このような変化はいずれもトランジスタＱ１
３をオン、Ｑ１４をオフとする方向に働く。従ってトラ
ンジスタＱ１３が高速でオン状態、トランジスタＱ１４
はオフ状態となる。このときトランジスタＱ１６のベー
ス電流も急激に増加するため、トランジスタＱ１６の遅
延時間を短くすることができ、出力を短時間で反転させ
ることができる。

【００１６】さて図４に示すようにトランジスタＱ１２
にはベースとエミッタ間に寄生容量Ｃ３がある。トラン
ジスタＱ１２がオフ状態ではこの寄生容量Ｃ３は放電状
態となっているが、トランジスタＱ１２がオン状態とな
ればこの寄生容量Ｃ３が充電される。従って入力信号が
交流成分であってそのレベルが閾値Ｖth2 以下となる
と、トランジスタＱ１３はオフ、Ｑ１４はオン状態に反
転する。しかしトランジスタＱ１２のベース・エミッタ
間の寄生容量Ｃ３はこの際抵抗Ｒ１４を介して矢印に示
す方向に放電するため、一定時間トランジスタＱ１２は
オン状態を続ける。従ってトランジスタＱ１６も図３
（ｂ）に示すようにオン状態を続けることとなる。この
間に入力信号が反転して再び閾値Ｖth2 を越えれば、ト
ランジスタＱ１３がオン、トランジスタＱ１４はオフ状
態となるため、寄生容量Ｃ３には電荷が充電されること
になる。こうして入力信号が交流波形のときには一定時
間閾値の変化が保持されることとなって、トランジスタ
Ｑ１６より得られる出力は図３（ｂ）に示すものとな
る。従って出力は安定することとなり、このコンパレー
タの後段にパルス波形を整流する整流回路を設ける必要
がなく、構成を極めて容易にすることができる。

【００１７】図５はこのコンパレータを用いた近接セン
サの構成を示すブロック図である。本図において、発振
回路１１は検出用のコイルＬ１が設けられ、一定の周波
数で発振する発振回路である。そして発振回路１１の発
振出力はそのままコンパレータ１２に入力される。コン
パレータ１２は前述した実施例によるコンパレータであ
って、その交流成分のみがカップリングコンデンサＣ２
を介して差動増幅回路の一方の入力端子に入力される。
さてコンパレータ１２の出力は信号処理回路１３に与え
られる。信号処理回路１３は所定時間連続してコンパレ
ータの出力が変化したときに、物体検知信号を出力回路
１４を介して出力するものである。電源回路１５はこれ
らの各ブロックに一定電圧を供給する電源回路である。
このような構成によれば、コンパレータ１２を高速で動
作させることができるため、物体が高速で検出コイルＬ
１の近傍を通過した場合には、その振幅の変化を高速で
検出することができるという効果が得られる。

【００１８】

【発明の効果】以上詳細に説明したように本発明によれ
ば、コンパレータが反転したときに閾値の変化を一定時
間保持することができる。交流信号が入力の場合にも交
流の波形毎に出力が反転することがなく、出力を安定化
することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明によるコンパレータの構成を示すブロッ
ク図である。

【図２】本発明の一実施例によるコンパレータを示す回
路図である。

【図３】本実施例のコンパレータの動作を示すタイムチ
ャートである。

【図４】本実施例のコンパレータの寄生容量とその放電
経路を示す図である。

【図５】本発明によるコンパレータを適用した近接セン
サの一例を示すブロック図である。

【図６】従来のコンパレータの一例を示す回路図であ
る。

【図７】従来のコンパレータの出力特性を示すグラフで
ある。

【符号の説明】

１ 電圧比較回路 ２ 比較レベル設定回路 ３ バイアス電流制御回路 １１ 発振回路 １２ コンパレータ １３ 信号処理回路 １４ 出力回路 １５ 電源回路 Ｃ３ 寄生容量

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１，第２のトランジスタを含む差動増
   幅回路から成る電圧比較回路を有し、前記電圧比較回路
   の第１，第２の入力端に夫々第１，第２の基準電圧Ｖ
   １，Ｖ２（Ｖ１＜Ｖ２）が設定され、前記第１の入力端
   に入力され基準電圧Ｖ１に重畳される電圧レベルと第２
   の基準電圧とを比較することによって弁別出力を与える
   コンパレータにおいて、 前記電圧比較回路の第１，第２の入力端に夫々第１，第
   ２の基準電圧を設定する比較レベル設定回路と、 前記電圧比較回路の第１の入力端に第１の基準電圧に重
   畳して入力される電圧が前記第２の基準電圧を越え、前
   記差動増幅回路の出力が反転する際に前記比較レベル設
   定回路の前記第１，第２の基準電圧の差が小さくなるよ
   うに変化させ、その変化を所定時間保持するヒステリシ
   スラッチ回路と、を具備することを特徴とするコンパレ
   ータ。
2. 【請求項２】 前記ヒステリシスラッチ回路は、比較レ
   ベル設定回路を構成する分圧抵抗に並列に接続された抵
   抗及び第３のトランジスタの直列接続体を有するもので
   あり、前記電圧比較回路の第１の入力端に第１の基準電
   圧に重畳して入力される電圧が前記第２の基準電圧を越
   えたときに第３のトランジスタのベース・エミッタ間寄
   生容量が充電され、第２のトランジスタの出力が反転し
   たときに寄生容量が放電する間ヒステリシスを保持する
   ものであることを特徴とする請求項１記載のコンパレー
   タ。
3. 【請求項３】 検出コイルを含む発振回路と、 前記発振回路の交流成分が入力される請求項１又は２記
   載のコンパレータと、 前記コンパレータの出力に基づいて前記検出コイルに近
   接する物体の有無を判別する信号処理回路と、を具備す
   ることを特徴とする近接センサ。