JPH089337A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 動画像の画像軌跡を描くことによって動きの
分析や特殊効果に利用することができる映像信号処理回
路に関し、動き量の大きい映像信号に対しても十分な動
き分析や特殊効果を得ることを目的とする。 【構成】 入力映像信号の動きを検出して制御信号を出
力する動き検出回路と、入力映像信号を少なくとも１画
面分記憶する第１の画像メモリ回路と、入力映像信号の
動画領域を書き換えるように第１の画像メモリ回路を制
御する第１のメモリ制御回路と、入力映像信号を少なく
とも１画面分記憶する第２の画像メモリ回路と、入力映
像信号の動画領域を適切な位置で読み出し入力映像信号
にはない動画領域を形成して出力するように第２の画像
メモリ回路を制御する第２のメモリ制御回路と、第１の
画像メモリ回路の出力および第２の画像メモリ回路の出
力を選択的に切り換えて出力するセレクタ回路とを設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像の画像軌跡を描
くことによって動きの分析や特殊効果処理に利用するこ
とのできる映像信号処理回路に関する。

【０００２】

【従来の技術】図１３は、動画像の軌跡を描くことによ
って特殊効果を実現するための従来の映像信号処理回路
のブロック図である。この回路は１フィールド以上の記
憶容量を有する画像メモリを利用し、画像の動きに応じ
て動画領域の書き換えを行うことによって特殊効果を実
現するようにしている。

【０００３】同図において、入力映像信号Ｓｉは画像メ
モリ回路６０、動き検出回路６１および輝度・色相検出
回路６２に並列に入力される。画像メモリ回路６０は１
フィールド以上の映像信号を記憶することができる記憶
容量を有する。動き検出回路６１は入力映像信号Ｓｉの
１フィールド（またはフレーム）間の動画領域を検出
し、この検出した動画領域に関しハイレベルの制御信号
を出力する。

【０００４】図１４に動き検出回路６１のブロック図を
示す。この回路は１フィールド以上の記憶容量を有する
画像メモリ回路６１ａと、入力映像信号Ｓｉおよび画像
メモリ回路６１ａの出力信号の差分を取り、１フィール
ド（またはフレーム）間の差分信号を生成する減算回路
６１ｂと、その差分信号を変換して制御信号を出力する
デコーダ回路６１ｃとからなる。

【０００５】輝度・色相検出回路６２は画像内のある物
体画像を輝度あるいは色相により検出し、物体画像領域
に関しハイレベルの制御信号を出力する。動き検出回路
６１および輝度・色相検出回路６２から出力された各制
御信号はメモリ制御回路６３に入力される。

【０００６】メモリ制御回路６３は各制御信号が共にハ
イレベルである場合のみ画像メモリ回路６０に入力され
る映像信号Ｓｉに対し書き換えを行うように画像メモリ
回路６０の書き込み動作を制御する。これによって入力
映像信号Ｓｉの動画領域と輝度・色相によってある物体
画像を検出し、その動きを再生することができる。

【０００７】

【発明が解決しようとする課題】前述した従来の映像信
号処理回路では、画像軌跡を描くために動画領域および
物体領域を１フィールド単位または１フレーム単位で検
出した後、動画領域および物体領域の画像メモリ回路へ
の書き込みは１フィールド単位または１フレーム単位で
行っている。

【０００８】このため、画像軌跡は１フィールド（また
はフレーム）単位でのみしか描かくことができず、速い
動きのある画像すなわち動き量の大きい入力映像信号に
対しては十分な動き分析および特殊効果を得ることがで
きなかった。

【０００９】そこで、本発明は動き量の大きい映像信号
に対しても十分な動き分析および特殊効果を得ることが
できる映像信号処理回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明による映像信号処
理回路は、入力映像信号の動きを検出して複数の制御信
号を出力する動き検出回路と、入力映像信号を少なくと
も１画面分記憶する第１の画像メモリ回路と、動き検出
回路からの制御信号によって入力映像信号の動画領域を
書き換えるように第１の画像メモリ回路を制御する第１
のメモリ制御回路と、入力映像信号を少なくとも１画面
分記憶する第２の画像メモリ回路と、動き検出回路から
の制御信号によって入力映像信号の動画領域を適切な位
置で読み出し入力映像信号にはない動画領域を形成して
出力するように第２の画像メモリ回路を制御する第２の
メモリ制御回路と、動き検出回路からの制御信号によっ
て第１の画像メモリ回路の出力および第２の画像メモリ
回路の出力を選択的に切り換えて出力するセレクタ回路
とを備える。

【００１１】また、本発明による映像信号処理回路は、
入力映像信号の動きを検出して複数の制御信号を出力す
る動き検出回路と、入力映像信号を少なくとも１画面分
記憶する第１の画像メモリ回路と、映像信号を少なくと
も１画面分遅延させるように第１の画像メモリ回路を制
御する第１のメモリ制御回路と、入力映像信号を少なく
とも１画面分記憶する第２の画像メモリ回路と、動き検
出回路からの制御信号によって入力映像信号の動画領域
を適切な位置で読み出し入力映像信号にはない動画領域
を形成して出力するように第２の画像メモリ回路を制御
する第２のメモリ制御回路と、動き検出回路からの制御
信号によって入力映像信号と第１の画像メモリ回路の出
力と第２の画像メモリ回路の出力とを選択的に切り換え
て第１の画像メモリ回路へ出力するセレクタ回路とを備
える。

【００１２】また、本発明による映像信号処理回路は、
入力映像信号の動きを検出して複数の制御信号を出力す
る動き検出回路と、入力映像信号を少なくとも１画面分
記憶する第１の画像メモリ回路と、動き検出回路からの
制御信号によって入力映像信号の動画領域を書き換える
ように第１の画像メモリ回路を制御する第１のメモリ制
御回路と、動き検出回路からの制御信号によって入力映
像信号の動画領域および１画面前の入力映像信号の動画
領域をそれぞれ同一位置に移動させて加算平均を取り入
力映像信号にはない動画領域を形成して出力する動き補
正型内挿手段と、動き検出回路からの制御信号によって
第１の画像メモリ回路の出力および動き補正型内挿手段
の出力を選択的に切り換えて出力するセレクタ回路とを
備える。

【００１３】また、本発明による映像信号処理回路は、
入力映像信号の動きを検出して複数の制御信号を出力す
る動き検出回路と、入力映像信号を少なくとも１画面分
記憶する第１の画像メモリ回路と、映像信号を少なくと
も１画面分遅延させるように第１の画像メモリ回路を制
御する第１のメモリ制御回路と、動き検出回路からの制
御信号によって入力映像信号の動画領域および１画面前
の入力映像信号の動画領域をそれぞれ同一位置に移動さ
せて加算平均を取り入力映像信号にはない動画領域を形
成して出力する動き補正型内挿手段と、動き検出回路か
らの制御信号によって入力映像信号と第１の画像メモリ
回路の出力と動き補正型内挿手段の出力とを選択的に切
り換えて第１の画像メモリ回路へ出力するセレクタ回路
とを備える。

【００１４】

【作用】本発明の構成において、動き検出回路によって
入力映像信号の動画領域を検出した後、動画領域を蓄積
し、さらに入力映像信号にはない１画面間の動画像を動
きに応じて補間し、動画像の画像軌跡を描くことによ
り、これまで分析の出来なかった動き量の大きな入力映
像信号に対し十分な動き分析および特殊効果を得るよう
にする。

【００１５】

【実施例】図１は、本発明による映像信号処理回路の第
１の実施例を示すブロック図である。本実施例は、入力
映像信号Ｓｉが入力される動き検出回路１、第１の画像
メモリ回路２および第２の画像メモリ回路３を有する。

【００１６】動き検出回路１は、図２に示すように、１
フィールド以上の記憶容量をもつ画像メモリ回路１ａ、
入力映像信号Ｓｉと画像メモリ回路１ｂの出力信号との
差分を取り１画面（すなわち、１フィールドまたは１フ
レーム）間の差分信号を生成する減算回路１ｂ、この差
分信号から制御信号Ｍ１，Ｍ２，Ｓ１を出力するデコー
ダ回路１ｃからなる。

【００１７】動き検出回路１では、入力映像信号Ｓｉの
動画領域を検出し、動画領域に関してハイレベルの制御
信号Ｍ１を第１のメモリ制御回路４に出力する。メモリ
制御回路４では、制御信号Ｍ１がハイレベルである場合
のみ画像メモリ回路２へ入力される映像信号Ｓ１に対し
書き換えを行うように画像メモリ２の書き込み動作を制
御する。

【００１８】また、動き検出回路１では、入力映像信号
Ｓｉの動き量Ｖ（ベクトル）を検出し、その動き量Ｖに
応じた制御信号Ｍ２を第２のメモリ制御回路５に出力す
る。制御信号Ｍ２は「Ｍ２＝αＶ」（ただし、α＜１）
である。メモリ制御回路５では、制御信号Ｍ２に応じて
画像メモリ回路３から信号を読み出すように画像メモリ
回路３を制御する。これにより、画像メモリ回路３にお
いて入力映像信号ＳｉをαＶ移動した信号が得られる。

【００１９】画像メモリ回路２および３から出力された
信号はともにセレクタ回路６に入力される。このセレク
タ回路６は動き検出回路１から出力される制御信号Ｓ１
がハイレベルのときは画像メモリ回路３からの信号を出
力し、制御信号Ｓ１がローレベルのときは画像メモリ回
路２からの信号を出力する。ここで、動き検出回路１か
ら出力される制御信号Ｓ１は画像メモリ回路３から制御
信号Ｍ２に応じて読み出された信号領域のみハイレベル
となる信号である。

【００２０】図３を参照して本実施例の動作をさらに説
明する。動き検出回路１において、図３(a) に示すよう
に、前フィールド（またはフレーム）上に領域Ａが存在
し、現フィールド（またはフレーム）上でその領域Ａが
領域Ａａへ移動すると、移動領域Ａａと動き量Ｖが検出
され、制御信号Ｍ１がメモリ制御回路４へ入力される。
メモリ制御回路４はハイレベルとなる制御信号Ｍ１の領
域Ａａでのみ書き換えを行うように画像メモリ回路２の
書き込み動作を制御する。このため、画像メモリ回路２
の出力は、図３(b) に示すように、１フィールド（また
はフレーム）上に領域Ａと領Ａａの２領域を存在させる
ことができる。

【００２１】一方、動き検出回路１から出力される制御
信号Ｍ２はメモリ制御回路５に入力される。メモリ制御
回路５では制御信号Ｍ２に応じて画像メモリ回路３から
の信号を読み出すように画像メモリ回路３を制御する。
これにより画像メモリ回路３からは、図３(c) に示すよ
うに、領域ＡをαＶ移動した領域Ａｂが得られる。

【００２２】領域Ａと領域Ａａを含む画像メモリ回路２
の出力と、領域Ａｂを含む画像メモリ回路３の出力と、
動き検出回路１からの領域Ａｂのみがハイレベルとなる
制御信号Ｓ１はセレクタ回路６に入力される。セレクタ
回路６では、制御信号Ｓ１がハイレベルのときは画像メ
モリ回路３からの信号を出力映像信号Ｓｏとして出力
し、制御信号Ｓ１がローレベルのときは画像メモリ回路
２からの信号を出力映像信号Ｓｏとして出力する。これ
により、図３(d) に示すように、１フィールド（または
フレーム）上に領域Ａ、領域Ａａおよび領域Ａｂを存在
させることができ、動画領域の軌跡を描くことが可能と
なる。

【００２３】次に、本発明の第２の実施例について説明
する。図４は、本発明による映像信号処理回路の第２の
実施例を示すブロック図である。本実施例は、入力映像
信号Ｓｉが入力される動き検出回路１０、画像メモリ回
路１１およびセレクタ回路１２を有する。

【００２４】動き検出回路１０は前述した動き検出回路
１と同様に画像メモリ回路１０ａ、減算回路１０ｂおよ
びデコーダ回路１０ｃから構成され、デコーダ回路１０
ｃからは制御信号Ｍ３，Ｓ２，Ｓ３が出力される。

【００２５】動き検出回路１０では、入力映像信号の動
き量Ｖ（ベクトル）を検出し、その動き量Ｖに応じた制
御信号Ｍ３をメモリ制御回路１３に入力する。制御信号
Ｍ３は「Ｍ３＝αＶ（ただし、α＜１）」である。メモ
リ制御回路１３では、制御信号Ｍ３に応じて画像メモリ
回路１１からの信号を読み出すように画像メモリ回路１
１を制御する。これにより、画像メモリ回路１１におい
て入力映像信号ＳｉをαＶ移動した信号が得られる。

【００２６】また、動き検出回路１０では、入力映像信
号Ｓｉの動画領域を検出し、動画領域に関しハイレベル
となる制御信号Ｓ２と、画像メモリ回路１１から制御信
号Ｍ３に応じて読み出された信号領域がハイレベルとな
る制御信号Ｓ３をセレクタ回路１２に出力する。

【００２７】セレクタ回路１２では、動き検出回路１０
からの制御信号Ｓ２，Ｓ３をもとに制御信号Ｓ２がハイ
レベルのときは入力映像信号Ｓｉを出力し、制御信号Ｓ
３がハイレベルのときは画像メモリ回路１１からの信号
を出力し、制御信号Ｓ２，Ｓ３が共にローレベルのとき
は画像メモリ回路１４からの信号を出力する。

【００２８】画像メモリ回路１４は１フィールド以上の
映像信号を記憶できる容量を有し、メモリ制御回路１５
の制御のもとに映像信号を１フィールド以上遅延させて
出力映像信号Ｓｏとして出力すると共に、セレクタ回路
１２に帰還する。

【００２９】図６を参照して本実施例の動作についてさ
らに説明する。動き検出回路１０において、図６(a) に
示すように、前フィールド（またはフレーム）上に領域
Ａが存在し、現フィールド（またはフレーム）上でその
領域Ａが領域Ａａへ移動すると、移動領域Ａａと動き量
Ｖが検出され、制御信号Ｍ３がメモリ制御回路１３へ入
力される。

【００３０】メモリ制御回路１３では、制御信号Ｍ３に
応じて画像メモリ回路１１から信号を読み出すように画
像メモリ回路１１を制御する。したがって、画像メモリ
回路１１からは、図６(b) に示すように、領域ＡをαＶ
移動した領域Ａｂが得られることになる。

【００３１】また、動き検出回路１０では、入力映像信
号Ｓｉの動画領域を検出し、領域Ａａに関しハイレベル
となる制御信号Ｓ２と、画像メモリ回路１１からの制御
信号Ｍ３に応じて読み出された領域Ａｂがハイレベレと
なる制御信号Ｓ３をセレクタ回路１２に入力する。

【００３２】セレクタ回路１２では、制御信号Ｓ２，Ｓ
３をもとに制御信号Ｓ２がハイレベルのときは入力映像
信号Ｓｉの領域Ａａ、制御信号Ｓ３がハイレベルのとき
は画像メモリ回路１１からの領域Ａｂ、制御信号Ｓ２，
Ｓ３が共にローレベルのときは画像メモリ回路１４から
の信号Ｓｏをそれぞれ選択して出力する。

【００３３】このとき、画像メモリ回路１４には前フィ
ールド（またはフレーム）の信号が記憶されているた
め、制御信号Ｓ２，Ｓ３が共にローレベルのときは画像
メモリ回路１４の出力を再度出力することになり、図６
(c) に示すように、セレクタ回路１２で１フィールド
（またはフレーム）上に領域Ａ、領域Ａａ、領域Ａｂを
存在させ得ることができ、その信号を画像メモリ回路１
４へ出力することによって動画領域の軌跡を描くことが
可能となる。

【００３４】次に、本発明の第３の実施例について説明
する。図７は、本発明による画像処理回路の第３の実施
例を示すブロック図である。本実施例は、入力映像信号
Ｓｉが入力される動き検出回路２０、画像メモリ回路２
１、動き補正型内挿回路２２内の画像メモリ回路２３お
よび２４を有する。

【００３５】動き検出回路２０は、前述した動き検出回
路１と同様に画像メモリ回路２０ａ、減算回路２０ｂお
よびデコーダ回路２０ｃから構成され、デコーダ回路２
０ｃからは制御信号Ｍ４，Ｍ５，Ｍ６，Ｓ４がそれぞれ
出力される。

【００３６】動き検出回路２０では、入力映像信号Ｓｉ
の動画領域を検出し、動画領域に関しハイレベルの制御
信号Ｍ４をメモリ制御回路２４に入力する。メモリ制御
回路２４では、制御信号Ｍ４がハイレベルである場合の
み画像メモリ回路２１に入力される入力映像信号Ｓｉに
対し書き換えを行うように画像メモリ回路２１の書き込
み動作を制御する。

【００３７】また、動き検出回路２０では、入力映像信
号Ｓｉの動き量Ｖ（ベクトル）を検出し、その動き量Ｖ
に応じた制御信号Ｍ５およびＭ６を動き補正型内挿回路
２２内のメモリ制御回路２５および２６に入力する。こ
のとき制御信号Ｍ５は「Ｍ５＝｛ｘ／（ｘ＋ｙ）｝Ｖ」
（ただし、ｘ，ｙは正の整数）、制御信号Ｍ６は「Ｍ６
＝−｛ｙ／（ｘ＋ｙ）｝Ｖ」（ただし、ｘ，ｙは正の整
数）である。

【００３８】メモリ制御回路２５では、画像メモリ回路
２３で動き検出回路２０内の画像メモリ回路２０ａの遅
延量と同等の遅延がなされた信号を画像メモリ回路２７
に書き込み、動き検出回路２０からの制御信号Ｍ５に応
じて信号を読み出すように画像メモリ回路２７を制御す
る。これにより、画像メモリ回路２７において前フィー
ルド（またはフレーム）の映像信号を「｛ｘ／（ｘ＋
ｙ）｝Ｖ」移動した信号が得られる。

【００３９】メモリ制御回路２６では、制御信号Ｍ６に
応じて画像メモリ回路２４から信号を読み出すように画
像メモリ回路２４を制御する。これにより、画像メモリ
回路２４において、入力映像信号Ｓｉを「−｛ｙ／（ｘ
＋ｙ）｝Ｖ」移動した信号が得られる。

【００４０】画像メモリ回路２７および２４の出力はそ
れぞれ係数乗算回路２８および２９に入力され、係数乗
算回路２８および２９の出力は加算回路３０で加算さ
れ、セレクタ回路３１に入力される。係数乗算回路２８
の係数は「ｘ／（ｘ＋ｙ）」、係数乗算回路２９の係数
は「ｙ／（ｘ＋ｙ）」である。セレクタ回路３１には画
像メモリ回路２１から出力された信号も入力される。

【００４１】動き検出回路２０では、画像メモリ回路２
７から制御信号Ｍ５または画像メモリ回路２４から制御
信号Ｍ６に応じて読み出された動画領域のみハイレベル
となる制御信号Ｓ４をセレクタ回路３１に入力する。セ
レクタ回路３１では、制御信号Ｓ４がハイレベルのとき
は画像メモリ回路２１からの信号を出力し、制御信号Ｓ
４がローレベルのときは加算回路３０からの信号を出力
する。

【００４２】図９を参照して本実施例の動作についてさ
らに説明する。動き検出回路２０において、図９(a) に
示すように、前フィールド（またはフレーム）上に領域
Ａが存在し、現フィールドまたはフレーム上でその領域
Ａが領域Ａａへ移動すると、移動領域Ａａと動き量Ｖが
検出され、制御信号Ｍ４がメモリ制御回路２４へ入力さ
れる。

【００４３】メモリ制御回路２４はハイレベルとなる制
御信号Ｍ４の領域Ａａでのみ書き換えを行うように画像
メモリ回路２１の書き込み動作を制御する。このため画
像メモリ回路２１の出力は、図９(b) に示すように、１
フィールド（またはフレーム）上に領域Ａと領域Ａａの
２領域を存在させることができる。

【００４４】また、動き検出回路２０から出力される制
御信号Ｍ５はメモリ制御回路２５へ入力され、制御信号
Ｍ６はメモリ制御回路２６へ入力される。メモリ制御回
路２５では、制御信号Ｍ５に応じて画像メモリ回路２７
からの信号を読み出すように画像メモリ回路２７を制御
する。また、メモリ制御回路２６では、制御信号Ｍ６に
応じて画像メモリ回路２４から信号を読み出すように画
像メモリ回路２４を制御する。

【００４５】これにより、画像メモリ回路２７および２
４からは、図９(c) に示すように、領域Ａを「｛ｘ／
（ｘ＋ｙ）｝Ｖ」移動した領域Ｐと、領域Ａａを「−
｛ｙ／（ｘ＋ｙ）｝Ｖ」移動した領域Ｑとが得られる。
さらに、領域Ｐに対し係数乗算器２８で「ｘ／（ｘ＋
ｙ）」倍、領域Ｑに対し係数乗算器２９で「ｙ／（ｘ＋
ｙ）」倍されたそれぞれの信号が加算回路３０にて加算
され領域Ａｂを得る。

【００４６】領域Ａおよび領域Ａａを含む画像メモリ回
路２１の出力と、領域Ａｂを出力する加算回路３０の出
力と、動き検出回路２０からの領域Ａｂのみがハイレベ
ルとなる制御信号Ｓ４はセレクタ回路３１に入力され、
セレクタ回路３１では、その制御信号Ｓ４がハイレベル
のときは加算回路３０からの信号を出力映像信号Ｓｏと
して出力し、制御信号Ｓ４がローレベルのときは画像メ
モリ回路２１からの信号を出力映像信号Ｓｏとして出力
する。

【００４７】これによって、図９(d) に示すように、１
フィールド（またはフレーム）上に領域Ａ、領域Ａａ、
領域Ａｂを存在させることができ、動画領域の軌跡を理
想的に描くことが可能となる。

【００４８】次に、本発明の第４の実施例について説明
する。図１０は、本発明による映像信号処理回路の第４
の実施例を示すブロック図である。本実施例は入力映像
信号Ｓｉが入力される動き検出回路４０、セレクタ回路
４１、動き補正型内挿回路４２内の画像メモリ回路４３
および４４を有する。

【００４９】動き検出回路４０は、前述した動き検出回
路１と同様の構成を有し、図１１に示すように、画像メ
モリ回路４０ａ、減算回路４０ｂおよびデコーダ回路４
０ｃから構成され、デコーダ回路４０ｃからは制御信号
Ｍ７，Ｍ８，Ｓ５，Ｓ６がそれぞれ出力される。

【００５０】動き検出回路４０では、入力映像信号Ｓｉ
の動き量Ｖ（ベクトル）を検出し、その動き量Ｖに応じ
た制御信号Ｍ７およびＭ８を動き補正型内挿回路４２内
のメモリ制御回路４５および４６に入力する。このとき
制御信号Ｍ７は「Ｍ７＝｛ｘ／（ｘ＋ｙ）｝Ｖ」（ただ
し、ｘ，ｙは正の整数）、制御信号Ｍ８は「Ｍ８＝−
｛ｙ／（ｘ＋ｙ）｝Ｖ」（ただし、ｘ，ｙは正の整数）
である。

【００５１】メモリ制御回路４５では、画像メモリ回路
４３で動き検出回路４０内の画像メモリ回路４０ａの遅
延量と同等の遅延がなされた信号を画像メモリ回路４７
に書き込み、動き検出回路４０からの制御信号Ｍ７に応
じて信号を読み出すように画像メモリ回路４７を制御す
る。これにより、画像メモリ回路４７において、前フィ
ールド（またはフレーム）の映像信号を、「｛ｘ／（ｘ
＋ｙ）｝Ｖ」移動した信号が得られる。

【００５２】メモリ制御回路４６では、制御信号Ｍ８に
応じて画像メモリ回路４４から信号を読み出すように画
像メモリ回路４４を制御する。これにより、画像メモリ
回路４４において、入力映像信号Ｓｉを「−｛ｙ／（ｘ
＋ｙ）｝Ｖ」移動した信号が得られる。

【００５３】画像メモリ回路４７および４４の出力はそ
れぞれ係数乗算回路４８および４９に入力され、係数乗
算回路４８および４９の出力は加算回路５０で加算さ
れ、セレクタ回路４１に入力される。係数乗算回路４８
の係数は「ｘ／（ｘ＋ｙ）」、係数乗算回路４９の係数
は「ｙ／（ｘ＋ｙ）」である。

【００５４】動き検出回路４０では、入力映像信号Ｓｉ
の動画領域を検出し、動画領域に関しハイレベルとなる
制御信号Ｓ５と、画像メモリ回路４７から制御信号Ｍ
７、または画像メモリ回路４４から制御信号Ｍ８に応じ
て読み出された動画領域のみハイレベルとなる制御信号
Ｓ６をセレクタ回路４１に入力する。

【００５５】セレクタ回路４１では、動き検出回路４０
からの制御信号Ｓ５，Ｓ６をもとに制御信号Ｓ５がハイ
レベルのときは入力映像信号Ｓｉを出力し、制御信号Ｓ
６がハイレベルのときは加算回路５０からの信号を出力
し、制御信号Ｓ５、６がともにローレベルのときは画像
メモリ回路５１からの信号を出力する。

【００５６】画像メモリ回路５１は１フィールド以上の
映像信号を記憶できる容量を有し、メモリ制御回路５２
の制御のもとに映像信号を１フィールド以上遅延させ出
力映像信号Ｓｏとして出力すると共に、セレクタ回路４
１に帰還する。

【００５７】図１２を参照して本実施例の動作について
さらに説明する。動き検出回路４０において、図１２
(a) に示すように、前フィールド（またはフレーム）上
に領域Ａが存在し、現フィールドまたはフレーム上でそ
の領域Ａが領域Ａａへ移動すると、移動領域Ａａと動き
量Ｖが検出され、制御信号Ｍ７およびＭ８がメモリ制御
回路４５および４６へ入力される。

【００５８】メモリ制御回路４５では、制御信号Ｍ７に
応じて画像メモリ回路４７からの信号を読み出すように
画像メモリ回路４７を制御する。また、メモリ制御回路
４６では、制御信号Ｍ８に応じて画像メモリ回路４４か
らの信号を読み出すように画像メモリ回路４４を制御す
る。

【００５９】これにより画像メモリ回路４７および４４
からは、図１２(b) に示すように、領域Ａを「｛ｘ／
（ｘ＋ｙ）｝Ｖ」移動した領域Ｐと、領域Ａａを「｛−
ｙ／（ｘ＋ｙ）｝Ｖ」移動した領域Ｑとが得られる。さ
らに、領域Ｐに対し係数乗算器４８で「ｘ／（ｘ＋
ｙ）」倍、領域Ｑに対し係数乗算器４９で「ｙ／（ｘ＋
ｙ）」倍されたそれぞれの信号が加算回路５０で加算さ
れ領域Ａｂを得る。

【００６０】また、動き検出回路４０では、入力映像信
号Ｓｉの動画領域を検出し、領域Ａａに関しハイレベル
となる制御信号Ｓ５と、画像メモリ回路４７から制御信
号Ｍ７または画像メモリ回路４４から制御信号Ｍ８に応
じて読み出された動画領域のみハイレベルとなる制御信
号Ｓ６をセレクタ回路４１に入力する。

【００６１】セレクタ回路４１では、制御信号Ｓ５，Ｓ
６をもとに制御信号Ｓ５がハイレベルのときは入力映像
信号Ｓｉの領域Ａａを、制御信号Ｓ６がハイレベルのと
きは加算回路５０からの領域Ａｂを、制御信号Ｓ５，Ｓ
６がともにローレベルのときは画像メモリ回路５１から
の信号を出力する。

【００６２】このとき、画像メモリ回路５１には前フィ
ールド（またはフレーム）の信号が記憶されているた
め、制御信号Ｓ５，Ｓ６がともにローレベルのときは画
像メモリ回路５１の出力を再度出力することになり、図
１２(c) に示すように、セレクタ回路４１で１フィール
ド上に領域Ａ、領域Ａａ、領域Ａｂを存在させることが
でき、その信号を画像メモリ回路５１へ入力することに
よって動画領域の軌跡を描くことが可能になる。

【００６３】なお、前述の実施例において、α，ｘ，ｙ
はともに変数値であり、補間データはこの変数値α，
ｘ，ｙによって補間位置が任意に設定される。第１およ
び第２の実施例において、デコーダ回路内に動きベクト
ルＶと変数αとの乗算器（図示せず）を具備し、乗算器
出力αＶに応じて画像メモリ回路３，１１を制御するこ
とにより補間領域Ａｂ位置を任意に設定することができ
る。例えば、α＝０．５とした場合、補間領域Ａｂを領
域Ａおよび領域Ａａの中央に位置することができる。

【００６４】また、第３および第４の実施例において、
デコーダ回路内に動きベクトルＶと変数ｘ，ｙの「ｘ／
（ｘ＋ｙ）」および「−ｙ／（ｘ＋ｙ）」との乗算器
（図示せず）を具備し、乗算器出力「｛ｘ／（ｘ＋
ｙ）｝Ｖ」に応じて画像メモリ回路２７，４７を制御
し、乗算器出力「｛−ｙ／（ｘ＋ｙ）｝Ｖ」に応じて画
像メモリ回路２４，４４を制御することにより、補間領
域Ａｂ位置を任意に設定することができる。

【００６５】例えば、ｘ＝１，ｙ＝１とすると、「ｘ／
（ｘ＋ｙ）＝０．５」、「−ｙ／（ｘ＋ｙ）＝−０．
５」であるため、領域Ｐは領域Ａと領域Ａａの中央に、
領域Ｑは領域Ａと領域Ａａの中央に、それぞれ位置する
ことができる。さらに、領域Ｐに対し「ｘ／（ｘ＋ｙ）
＝０．５」を係数乗算器２８，４８にて乗算し、領域Ｑ
に対し「ｙ／（ｘ＋ｙ）＝０．５」を係数乗算器２９，
４９にて乗算し、加算器３０，５０において係数乗算器
２８，４８出力と係数乗算器２９，４９出力とを加算す
ることにより、補間領域Ａｂを領域Ａと領域Ａａの中央
に位置することができる。

【００６６】

【発明の効果】本発明によれば、フィールドまたはフレ
ームでの動画領域を動きに応じて蓄積するための第１の
画像メモリ回路と、入力映像信号にはないフィールドま
たはフレーム間の動画領域を動きに応じて補間する第２
の画像メモリ回路または動き補正型内挿回路等の補間手
段を有し、第１の画像メモリ回路および補間手段の各出
力信号を適切に選択するようにしたため、速い動きのあ
る画像すなわち動き量の大きい入力映像信号に対しても
動画像の効果的または理想的な画像軌跡を描くことがで
き、十分な動き分析および特殊効果を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】図１に示す動き検出回路のブロック図である。

【図３】図１に示す実施例の動作説明図である。

【図４】本発明の第２の実施例を示すブロック図であ
る。

【図５】図４に示す動き検出回路のブロック図である。

【図６】図４に示す実施例の動作説明図である。

【図７】本発明の第３の実施例を示すブロック図であ
る。

【図８】図７に示す動き検出回路のブロック図である。

【図９】図７に示す実施例の動作説明図である。

【図１０】本発明の第４の実施例を示すブロック図であ
る。

【図１１】図１０に示す動き検出回路のブロック図であ
る。

【図１２】図１０に示す実施例の動作説明図である。

【図１３】従来の映像信号処理回路のブロック図であ
る。

【図１４】図１３に示す動き検出回路のブロック図であ
る。

【符号の説明】

１，１０，２０，４０ 動き検出回路 ２，１４，２１，５１ （第１の）画像メモリ回路 ３，１１ （第２の）画像メモリ回路 ４，１５，２４，５２ （第１の）メモリ制御回路 ５，１３ （第２の）メモリ制御回路 ６，１２，３１，４１ セレクタ回路 ２２，４２ 動き補正型内挿回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力映像信号の動きを検出して複数の制
   御信号を出力する動き検出回路と、 前記入力映像信号を少なくとも１画面分記憶する第１の
   画像メモリ回路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号の動画領域を書き換えるように前記第１の画像メモ
   リ回路を制御する第１のメモリ制御回路と、 前記入力映像信号を少なくとも１画面分記憶する第２の
   画像メモリ回路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号の動画領域を適切な位置で読み出し前記入力映像信
   号にはない動画領域を形成して出力するように前記第２
   の画像メモリ回路を制御する第２のメモリ制御回路と、 前記動き検出回路からの制御信号によって前記第１の画
   像メモリ回路の出力および前記第２の画像メモリ回路の
   出力を選択的に切り換えて出力するセレクタ回路と、を
   備えることを特徴とする映像信号処理回路。
2. 【請求項２】 入力映像信号の動きを検出して複数の制
   御信号を出力する動き検出回路と、 前記入力映像信号を少なくとも１画面分記憶する第１の
   画像メモリ回路と、 前記映像信号を少なくとも１画面分遅延させるように前
   記第１の画像メモリ回路を制御する第１のメモリ制御回
   路と、 前記入力映像信号を少なくとも１画面分記憶する第２の
   画像メモリ回路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号の動画領域を適切な位置で読み出し前記入力映像信
   号にはない動画領域を形成して出力するように前記第２
   の画像メモリ回路を制御する第２のメモリ制御回路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号と前記第１の画像メモリ回路の出力と前記第２の画
   像メモリ回路の出力とを選択的に切り換えて前記第１の
   画像メモリ回路へ出力するセレクタ回路と、を備えるこ
   とを特徴とする映像信号処理回路。
3. 【請求項３】 入力映像信号の動きを検出して複数の制
   御信号を出力する動き検出回路と、 前記入力映像信号を少なくとも１画面分記憶する第１の
   画像メモリ回路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号の動画領域を書き換えるように前記第１の画像メモ
   リ回路を制御する第１のメモリ制御回路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号の動画領域および１画面前の前記入力映像信号の動
   画領域をそれぞれ同一位置に移動させて加算平均を取り
   前記入力映像信号にはない動画領域を形成して出力する
   動き補正型内挿手段と、 前記動き検出回路からの制御信号によって前記第１の画
   像メモリ回路の出力および前記動き補正型内挿手段の出
   力を選択的に切り換えて出力するセレクタ回路と、を備
   えることを特徴とする映像信号処理回路。
4. 【請求項４】 入力映像信号の動きを検出して複数の制
   御信号を出力する動き検出回路と、 前記入力映像信号を少なくとも１画面分記憶する第１の
   画像メモリ回路と、 前記映像信号を少なくとも１画面分遅延させるように前
   記第１の画像メモリ回路を制御する第１のメモリ制御回
   路と、 前記動き検出回路からの制御信号によって前記入力映像
   信号の動画領域および１画面前の前記入力映像信号の動
   画領域をそれぞれ同一位置に移動させて加算平均を取り
   前記入力映像信号にはない動画領域を形成して出力する
   動き補正型内挿手段と、 前記動き検出回路からの制御信号によって前記入力映像
   信号と前記第１の画像メモリ回路の出力と前記動き補正
   型内挿手段の出力とを選択的に切り換えて前記第１の画
   像メモリ回路へ出力するセレクタ回路と、を備えること
   を特徴とする映像信号処理回路。