JPH0895660A - 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ - Google Patents
低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉInfo
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- JPH0895660A JPH0895660A JP6229307A JP22930794A JPH0895660A JP H0895660 A JPH0895660 A JP H0895660A JP 6229307 A JP6229307 A JP 6229307A JP 22930794 A JP22930794 A JP 22930794A JP H0895660 A JPH0895660 A JP H0895660A
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- frequency
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- oscillation
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- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 システム全体の消費電力を抑えること、およ
び、外部システムクロックと内部クロックとの間にスキ
ューが発生することを抑えることのできるクロックジェ
ネレータ／コントローラ内蔵ＬＳＩを実現すること。 【構成】 現在の動作状態が低消費電力動作および通常
動作のいずれであるかを示す動作状態信号を出力する中
央処理装置と、該動作状態信号と外部発振器出力と外部
クロックと外部システムクロックと内部クロックの比を
指定する分周信号とを入力して動作状態信号が示す動作
状態に応じて内部クロック信号を生成し、中央処理装置
へ供給するクロックジェネレータ／コントローラとから
なる低消費電力動作用のクロックジェネレータ／コント
ローラ内蔵ＬＳＩであって、実際の外部システムクロッ
クの周波数と内部クロックの周波数の位相を同期させる
周波数位相ロックループ回路により内部クロックが生成
される。
び、外部システムクロックと内部クロックとの間にスキ
ューが発生することを抑えることのできるクロックジェ
ネレータ／コントローラ内蔵ＬＳＩを実現すること。 【構成】 現在の動作状態が低消費電力動作および通常
動作のいずれであるかを示す動作状態信号を出力する中
央処理装置と、該動作状態信号と外部発振器出力と外部
クロックと外部システムクロックと内部クロックの比を
指定する分周信号とを入力して動作状態信号が示す動作
状態に応じて内部クロック信号を生成し、中央処理装置
へ供給するクロックジェネレータ／コントローラとから
なる低消費電力動作用のクロックジェネレータ／コント
ローラ内蔵ＬＳＩであって、実際の外部システムクロッ
クの周波数と内部クロックの周波数の位相を同期させる
周波数位相ロックループ回路により内部クロックが生成
される。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩに関し、特に、低
消費電力動作用のクロックジェネレータ／コントローラ
を内蔵するＬＳＩに関する。
消費電力動作用のクロックジェネレータ／コントローラ
を内蔵するＬＳＩに関する。
【０００２】
【従来の技術】従来のこの種のＬＳＩについて図面を参
照して説明する。
照して説明する。
【０００３】図４は特公平４−１２８４２号公報に開示
されるような従来の低消費電力動作可能なマイクロプロ
セッサのクロックコントローラの構成を示すブロック図
である。
されるような従来の低消費電力動作可能なマイクロプロ
セッサのクロックコントローラの構成を示すブロック図
である。
【０００４】図４において、外部水晶発振器（不図示）
の発振出力は、外部発振信号入力端子４０１を通して位
相検出器４０６に加えられ、また、低消費電力動作を達
成するためのタイミングセレクタ４１１にも加えられ
る。位相検出器４０６の出力端は低帯域のみを通過させ
る低帯域通過フィルタ４０７に入力され、低帯域通過フ
ィルタ４０７のアナログ出力端は電圧制御発振器４０９
に接続される。
の発振出力は、外部発振信号入力端子４０１を通して位
相検出器４０６に加えられ、また、低消費電力動作を達
成するためのタイミングセレクタ４１１にも加えられ
る。位相検出器４０６の出力端は低帯域のみを通過させ
る低帯域通過フィルタ４０７に入力され、低帯域通過フ
ィルタ４０７のアナログ出力端は電圧制御発振器４０９
に接続される。
【０００５】オン／オフ制御信号４０４はフィルタ４０
７の第２の入力端子４０８と、電圧制御発振器４０９の
第２の入力端子４１０に入力される。電庄制御発振器４
０９の出力は分周を行うモジュロディバイダ４０５とタ
イミングセレクタ４１１の入力端子に供給される。モジ
ュロデバイダ４０５の出力は位相比枚器４０６の他の入
力端子に入力される。モジュロ制御信号４０２はモジュ
ロデバイダ４０５に入力され、分周比を決定する。最後
に、クロックセレクタ制御信号４０３はタイミングセレ
クタ４１１に入力される。
７の第２の入力端子４０８と、電圧制御発振器４０９の
第２の入力端子４１０に入力される。電庄制御発振器４
０９の出力は分周を行うモジュロディバイダ４０５とタ
イミングセレクタ４１１の入力端子に供給される。モジ
ュロデバイダ４０５の出力は位相比枚器４０６の他の入
力端子に入力される。モジュロ制御信号４０２はモジュ
ロデバイダ４０５に入力され、分周比を決定する。最後
に、クロックセレクタ制御信号４０３はタイミングセレ
クタ４１１に入力される。
【０００６】動作中、位相検出器４０６、低帯域通過フ
ィルタ４０７、電圧制御発振器４０９、モジュロデバイ
ダ４０５によって構成される位相ロックループ回路は、
周波数の位相ロックループ回路の動作原理によって機能
し、電圧制御発振器４０９の出力信号の位相と周波数
を、入力信号の位相及び周波数に同期させる。より明確
には、外部発振信号入力端子４０１に加えられる外部発
振信号に同期させる。電圧制御発振器の出力信号周波数
ｆsynは、外部発振信号周波数ｆrefと以下の式によって
関連づけられる。
ィルタ４０７、電圧制御発振器４０９、モジュロデバイ
ダ４０５によって構成される位相ロックループ回路は、
周波数の位相ロックループ回路の動作原理によって機能
し、電圧制御発振器４０９の出力信号の位相と周波数
を、入力信号の位相及び周波数に同期させる。より明確
には、外部発振信号入力端子４０１に加えられる外部発
振信号に同期させる。電圧制御発振器の出力信号周波数
ｆsynは、外部発振信号周波数ｆrefと以下の式によって
関連づけられる。
【０００７】
【数１】ｆsyn＝Ｍ×ｆref ここで、Ｍはモジュロデバイダ４０５の分周係数であ
る。より明確には、位相検出器４０６は外部発振信号
（周波数ｆref）の位相をモジュロデバイダ４０５の出
力信号（周波数ｆsyn／Ｍ）の位相と比較し、両信号の
位相の差に比例する出力信号を発生し、この出力信号を
低帯域通過フィルタ４０７の入力端子に加える。低帯域
通過フィルタ４０７は位相検出器４０６の出力信号を整
形し、その出力信号を電圧制御発振器の周波数制御入力
端子に加える。電圧制御発振器４０９は、周波数制御入
力端子に加えられた電圧時ＶINの値に直接関連する周波
数を有する出力信号を発生する。
る。より明確には、位相検出器４０６は外部発振信号
（周波数ｆref）の位相をモジュロデバイダ４０５の出
力信号（周波数ｆsyn／Ｍ）の位相と比較し、両信号の
位相の差に比例する出力信号を発生し、この出力信号を
低帯域通過フィルタ４０７の入力端子に加える。低帯域
通過フィルタ４０７は位相検出器４０６の出力信号を整
形し、その出力信号を電圧制御発振器の周波数制御入力
端子に加える。電圧制御発振器４０９は、周波数制御入
力端子に加えられた電圧時ＶINの値に直接関連する周波
数を有する出力信号を発生する。
【０００８】
【数２】ｆsyn＝Ｋ×ＶIN ただし、Ｋは特定の回路バラメータによって決定される
定数である。電圧制御発振器の出力信号は、入力信号の
周波数を分周係数Ｍで分周するモジュロデバイダ４０５
に供給される。この分周係数Ｍは、モジュロ制御信号４
０２によって決定される。また、電圧制御発振器の出力
信号は入力信号の周波数を分周係数Ｎで分周するタイミ
ングセレクタ４１１に供給される。タイミングセレクタ
４１１は、クロックセレクタ制御信号４０３によって指
定される分周比Ｎに従って電圧制御発振器の出力信号を
分周し、マイクロプロセッサのクロック信号を発生す
る。低周波数のクロックで動作するマイクロプロセッサ
の消費電力Ｐslowと分周されないクロックで動作する時
の消費電力Ｐnormalの関係は以下の式によって関係づけ
られる。
定数である。電圧制御発振器の出力信号は、入力信号の
周波数を分周係数Ｍで分周するモジュロデバイダ４０５
に供給される。この分周係数Ｍは、モジュロ制御信号４
０２によって決定される。また、電圧制御発振器の出力
信号は入力信号の周波数を分周係数Ｎで分周するタイミ
ングセレクタ４１１に供給される。タイミングセレクタ
４１１は、クロックセレクタ制御信号４０３によって指
定される分周比Ｎに従って電圧制御発振器の出力信号を
分周し、マイクロプロセッサのクロック信号を発生す
る。低周波数のクロックで動作するマイクロプロセッサ
の消費電力Ｐslowと分周されないクロックで動作する時
の消費電力Ｐnormalの関係は以下の式によって関係づけ
られる。
【０００９】
【数３】Ｐnormal＝Ｎ×Ｐslow ここで、Ｎはタイミングセレクタにおける分周比であ
る。
る。
【００１０】図５は、特開平４−２５９１３号公報に開
示されるような従来のクロック出力回路の構成を示す回
路図である。
示されるような従来のクロック出力回路の構成を示す回
路図である。
【００１１】図５に示されるクロック出力回路は、クロ
ック入力端子５０１がバッファ回路５０２の入力端子に
接続され、バッファ回路５０４の出力が外部クロック出
力端子５０３とバッファ回路５０４の入力端子に接続さ
れ、バッファ回路５０４の出力が内部クロック出力端子
５０５に接続されている。バッフア回路５０２，５０４
はそれぞれＩＣで構成され、かつ同一基板上に実装され
る。
ック入力端子５０１がバッファ回路５０２の入力端子に
接続され、バッファ回路５０４の出力が外部クロック出
力端子５０３とバッファ回路５０４の入力端子に接続さ
れ、バッファ回路５０４の出力が内部クロック出力端子
５０５に接続されている。バッフア回路５０２，５０４
はそれぞれＩＣで構成され、かつ同一基板上に実装され
る。
【００１２】図５に示す回路において、外部クロック出
力端子５０３の負荷容量が変化して、クロック信号入力
端子５０１に対して外部クロック出力端子５０３から出
力されるクロック信号の遅延時間が変化しても、それに
従って内部クロック出力端子５０５から出力されるクロ
ック信号の遅延時間も同じだけ変化する。従って外部ク
ロック出力端子５０３から出力されるクロック信号と内
部クロック出力信号端子５０５から出力されするクロッ
ク信号との時間差は常に一定に維持される。より簡単に
いうと、時間差（スキユー）をおおよそ０に抑えること
が出来る。
力端子５０３の負荷容量が変化して、クロック信号入力
端子５０１に対して外部クロック出力端子５０３から出
力されるクロック信号の遅延時間が変化しても、それに
従って内部クロック出力端子５０５から出力されるクロ
ック信号の遅延時間も同じだけ変化する。従って外部ク
ロック出力端子５０３から出力されるクロック信号と内
部クロック出力信号端子５０５から出力されするクロッ
ク信号との時間差は常に一定に維持される。より簡単に
いうと、時間差（スキユー）をおおよそ０に抑えること
が出来る。
【００１３】
【発明が解決しようとする課題】ＬＳＩを応用したシス
テムにおいて、ＬＳＩによって構成されるシステム全体
は、システム内に含まれる固定周波数クロックジェネレ
ータから供給されるクロックにより動作する。この構成
は、ＬＳＩによって構成されるシステムの回路構成を簡
単とするが、消費電力の点からみるとシステムに望まれ
る性能を制限するものとなっている。
テムにおいて、ＬＳＩによって構成されるシステム全体
は、システム内に含まれる固定周波数クロックジェネレ
ータから供給されるクロックにより動作する。この構成
は、ＬＳＩによって構成されるシステムの回路構成を簡
単とするが、消費電力の点からみるとシステムに望まれ
る性能を制限するものとなっている。
【００１４】計算処理能力が時間とともに変化する場
合、システムにより実行される最大の処理量を扱うのに
必要な計算処理能力を供給するため、システムクロック
の周波数は充分高く設定される。このような場合、シス
テムは、最大処理能力を必要としない処理を行う場合で
も高い周波数のクロックで動作する。ＣＭＯＳＬＳＩに
よって構成されるシステムは、高周波数動作時により多
くの電力を消費する。従って、固定周波数クロックによ
って制御されるシステムは、処理量の多少に応じてクロ
ック周波数の高低が変化する可変周波数クロックによっ
て制御されるシステムに比ベて、多量の電力を消費す
る。このような可変周波数クロックは、ＬＳＩによって
構成されるシステム全体の消費電力低下に大きく貢献す
る。
合、システムにより実行される最大の処理量を扱うのに
必要な計算処理能力を供給するため、システムクロック
の周波数は充分高く設定される。このような場合、シス
テムは、最大処理能力を必要としない処理を行う場合で
も高い周波数のクロックで動作する。ＣＭＯＳＬＳＩに
よって構成されるシステムは、高周波数動作時により多
くの電力を消費する。従って、固定周波数クロックによ
って制御されるシステムは、処理量の多少に応じてクロ
ック周波数の高低が変化する可変周波数クロックによっ
て制御されるシステムに比ベて、多量の電力を消費す
る。このような可変周波数クロックは、ＬＳＩによって
構成されるシステム全体の消費電力低下に大きく貢献す
る。
【００１５】次に、図４に示したような従来例の考え方
を、ＬＳＩによって構成されるシステム全体に適応する
ことを検討する。
を、ＬＳＩによって構成されるシステム全体に適応する
ことを検討する。
【００１６】従来の低消費電力動作可能なマイクロプロ
セッサの目的は、マイクロプロセッサの計算要求に従っ
て周波数が変化するマイクロプロセッサ用可変周波数ク
ロックジェネレータを提供し、可変周波数クロックジェ
ネレータとマイクロプロセッサの組み合わせの消費電力
を低下させるクロックジェネレータとマイクロプロセッ
サを提供し、ＣＭＯＳ技術を含む多くの集積回路技術が
使用されるマイクロプロセッサと同一チップ上に容易に
実行しうる可変周波数クロックジェネレータを提供する
ことである。
セッサの目的は、マイクロプロセッサの計算要求に従っ
て周波数が変化するマイクロプロセッサ用可変周波数ク
ロックジェネレータを提供し、可変周波数クロックジェ
ネレータとマイクロプロセッサの組み合わせの消費電力
を低下させるクロックジェネレータとマイクロプロセッ
サを提供し、ＣＭＯＳ技術を含む多くの集積回路技術が
使用されるマイクロプロセッサと同一チップ上に容易に
実行しうる可変周波数クロックジェネレータを提供する
ことである。
【００１７】上記のような構成とすることにより、クロ
ックジェネレータ及び同一シリコン上に存在するマイク
ロプロセッサの低消費電力化に寄与するが、ＬＳＩによ
って構成されるシステム全体の低電力化を行う場合には
問題が生じる。マイクロプロセッサが低消費電力動作、
言い換えれば低周波数動作を行う場合、マイクロプロセ
ッサと同期して動くシステム全体も同じ分周比Ｎで分周
されたシステムクロックによって低周波数動作を行う必
要がある。低周波動作用システムクロックを供給するた
めには、従来の固定周波数クロックジエネレータを可変
周波数クロックジェネレータに置き換えて、これをマイ
クロプロセッサによって制御する必要があり、または、
マイクロプロセッサ内で発生した低周波クロックを外部
に供給する必要がある。
ックジェネレータ及び同一シリコン上に存在するマイク
ロプロセッサの低消費電力化に寄与するが、ＬＳＩによ
って構成されるシステム全体の低電力化を行う場合には
問題が生じる。マイクロプロセッサが低消費電力動作、
言い換えれば低周波数動作を行う場合、マイクロプロセ
ッサと同期して動くシステム全体も同じ分周比Ｎで分周
されたシステムクロックによって低周波数動作を行う必
要がある。低周波動作用システムクロックを供給するた
めには、従来の固定周波数クロックジエネレータを可変
周波数クロックジェネレータに置き換えて、これをマイ
クロプロセッサによって制御する必要があり、または、
マイクロプロセッサ内で発生した低周波クロックを外部
に供給する必要がある。
【００１８】外部可変周波数クロックジェネレータをマ
イクロプロセッサによって制御する場合、円滑なクロッ
ク切り替えの制御が難しくなる。外部クロックジェネレ
ータがマイクロプロセッサを接続する外部回路が存在す
るが、この外部回路のパラメータ及び動作温度等の外部
条件の変化によっては、クロック切り替え時にマイクロ
プロセッサのクロック信号として使用すると誤動作の原
因となる程の短いパルス（スパイク）が生じる。このス
パイクによってマイクロプロセッサが誤動作するか、最
悪の場合には動作が停止するという問題が生じる。この
スパイクによるマイクロプロセッサの誤動作を回避する
には、位相ロックループ回路のオン／オフ制御信号を用
いて位相ロックループ回路の動作を止め、マイクロプロ
セッサへのクロック供給を停止するという方法がある
が、本方法はマイクロプロセッサがある期間停止するた
め、円滑にクロック切り替えを行うことができないとい
う問題を生じる。
イクロプロセッサによって制御する場合、円滑なクロッ
ク切り替えの制御が難しくなる。外部クロックジェネレ
ータがマイクロプロセッサを接続する外部回路が存在す
るが、この外部回路のパラメータ及び動作温度等の外部
条件の変化によっては、クロック切り替え時にマイクロ
プロセッサのクロック信号として使用すると誤動作の原
因となる程の短いパルス（スパイク）が生じる。このス
パイクによってマイクロプロセッサが誤動作するか、最
悪の場合には動作が停止するという問題が生じる。この
スパイクによるマイクロプロセッサの誤動作を回避する
には、位相ロックループ回路のオン／オフ制御信号を用
いて位相ロックループ回路の動作を止め、マイクロプロ
セッサへのクロック供給を停止するという方法がある
が、本方法はマイクロプロセッサがある期間停止するた
め、円滑にクロック切り替えを行うことができないとい
う問題を生じる。
【００１９】マイクロプロセッサ内で発生した低周波動
作用クロックを外部システムクロックとして供給する場
合、外部システムクロックとマイクロプロセッサの内部
クロックとの同期をとるための制御が難しくなる。マイ
クロプロセッサ内で発生したクロックを外部に供給する
場合、システムの規模／構成によって外部システムクロ
ック供給出力端子に接続される外部端子数、言い換えれ
ば負荷が変化し、これによって外部システムクロック自
身の遅延時間が変化する。このため、内部クロックと外
部システムクロックとに遅延時間の差、すなわちスキュ
ーが生じ、マイクロプロセッサ内部と外部でクロックに
同期した通信を行う場合に問題が生じる。
作用クロックを外部システムクロックとして供給する場
合、外部システムクロックとマイクロプロセッサの内部
クロックとの同期をとるための制御が難しくなる。マイ
クロプロセッサ内で発生したクロックを外部に供給する
場合、システムの規模／構成によって外部システムクロ
ック供給出力端子に接続される外部端子数、言い換えれ
ば負荷が変化し、これによって外部システムクロック自
身の遅延時間が変化する。このため、内部クロックと外
部システムクロックとに遅延時間の差、すなわちスキュ
ーが生じ、マイクロプロセッサ内部と外部でクロックに
同期した通信を行う場合に問題が生じる。
【００２０】上記の図４に示した従来例の生じるスキュ
ー発生の問題に、図５に示した従来例の考え方を適応し
ても、ＣＭＯＳＬＳＩ内に位置するバッフア回路５０２
のみで外部システム全体に外部システムクロックを供給
することは困難であり、外部クロック出力端子５０３に
外部クロックドライバが接続され、その外部クロックド
ライバの出力が実際の外部システムクロックとなり、外
部システムクロックと内部クロックとの間にスキューが
生じるという問題を解決することはできない。
ー発生の問題に、図５に示した従来例の考え方を適応し
ても、ＣＭＯＳＬＳＩ内に位置するバッフア回路５０２
のみで外部システム全体に外部システムクロックを供給
することは困難であり、外部クロック出力端子５０３に
外部クロックドライバが接続され、その外部クロックド
ライバの出力が実際の外部システムクロックとなり、外
部システムクロックと内部クロックとの間にスキューが
生じるという問題を解決することはできない。
【００２１】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、システム全体
の消費電力を抑えること、および、外部システムクロッ
クと内部クロックとの間にスキューが発生することを抑
えることのできるクロックジェネレータ／コントローラ
内蔵ＬＳＩを実現することを目的とする。
る問題点に鑑みてなされたものであって、システム全体
の消費電力を抑えること、および、外部システムクロッ
クと内部クロックとの間にスキューが発生することを抑
えることのできるクロックジェネレータ／コントローラ
内蔵ＬＳＩを実現することを目的とする。
【００２２】
【課題を解決するための手段】本発明のクロックジェネ
レータ／コントローラ内蔵ＬＳＩは、現在の動作状態が
低消費電力動作および通常動作のいずれであるかを示す
動作状態信号を出力する中央処理装置と、該動作状態信
号と外部発振器出力と外部クロックと外部システムクロ
ックと内部クロックの比を指定する分周信号とを入力し
て動作状態信号が示す動作状態に応じて内部クロック信
号を生成し、中央処理装置へ供給するクロックジェネレ
ータ／コントローラとからなる低消費電力動作用のクロ
ックジェネレータ／コントローラ内蔵ＬＳＩであって、
前記クロックジェネレータ／コントローラは、前記外部
発振器で生成された発振信号を受け取るための第１の入
力端子と、前記発振信号を分周して低周波数の発振信号
を生成する第１の分周器と、前記外部から受け取った発
振信号と前記第１の分周器によって分周された発振信号
の遅延時間を等しくする遅延手段と、前記第１の分周器
によって分周された低周波発振信号と前記遅延手段によ
って遅延された発振信号のいずれかを前記動作状態信号
の内容に応じて選択して出力する第１の切り替え手段
と、前記第１の切り替え手段の出力を外部システムクロ
ック用の基本信号として供給する出力端子と、外部シス
テムクロックを受け取るための第２の入力端子と、前記
分周信号を受け取るための第３の入力端子と、前記分周
信号に応じて内部クロックを分周する第２の分周器と、
前記第２の分周器によって分周されたクロックと前記外
部システムクロックの位相を比校する位相比較器と、前
記位相比較器の比較結果をアナログ電圧に変換する低帯
域通過フィルタと、前記低帯域通過フイルクの出力信号
に応じて発振周波数を変化させる電圧制御発振器と、前
記電圧制御発振器によって生成された発振信号を分周し
て低周波数の発振信号を生成する第３の分周器と、前記
電圧制御発振器によって生成された発振信号と前記第３
の分周器によって分周された発振信号の遅延時間を等し
くする第２の遅延手段と、前記第３の分周器によって分
周された低周波発振信号と前記第２の遅延手段によって
遅延された発振信号のいずれかを前記動作状態信号の内
容に応じて選択して内部クロックとして出力する第２の
切り替え手段とを有することを特徴とする。
レータ／コントローラ内蔵ＬＳＩは、現在の動作状態が
低消費電力動作および通常動作のいずれであるかを示す
動作状態信号を出力する中央処理装置と、該動作状態信
号と外部発振器出力と外部クロックと外部システムクロ
ックと内部クロックの比を指定する分周信号とを入力し
て動作状態信号が示す動作状態に応じて内部クロック信
号を生成し、中央処理装置へ供給するクロックジェネレ
ータ／コントローラとからなる低消費電力動作用のクロ
ックジェネレータ／コントローラ内蔵ＬＳＩであって、
前記クロックジェネレータ／コントローラは、前記外部
発振器で生成された発振信号を受け取るための第１の入
力端子と、前記発振信号を分周して低周波数の発振信号
を生成する第１の分周器と、前記外部から受け取った発
振信号と前記第１の分周器によって分周された発振信号
の遅延時間を等しくする遅延手段と、前記第１の分周器
によって分周された低周波発振信号と前記遅延手段によ
って遅延された発振信号のいずれかを前記動作状態信号
の内容に応じて選択して出力する第１の切り替え手段
と、前記第１の切り替え手段の出力を外部システムクロ
ック用の基本信号として供給する出力端子と、外部シス
テムクロックを受け取るための第２の入力端子と、前記
分周信号を受け取るための第３の入力端子と、前記分周
信号に応じて内部クロックを分周する第２の分周器と、
前記第２の分周器によって分周されたクロックと前記外
部システムクロックの位相を比校する位相比較器と、前
記位相比較器の比較結果をアナログ電圧に変換する低帯
域通過フィルタと、前記低帯域通過フイルクの出力信号
に応じて発振周波数を変化させる電圧制御発振器と、前
記電圧制御発振器によって生成された発振信号を分周し
て低周波数の発振信号を生成する第３の分周器と、前記
電圧制御発振器によって生成された発振信号と前記第３
の分周器によって分周された発振信号の遅延時間を等し
くする第２の遅延手段と、前記第３の分周器によって分
周された低周波発振信号と前記第２の遅延手段によって
遅延された発振信号のいずれかを前記動作状態信号の内
容に応じて選択して内部クロックとして出力する第２の
切り替え手段とを有することを特徴とする。
【００２３】本発明の他の形態によるクロックジェネレ
ータ／コントローラ内蔵ＬＳＩは、前記クロックジェネ
レータ／コントローラが、前記外部発振器で生成された
発振信号を受け取るための第１の入力端子と、前記発振
信号を分周して低周波数の発振信号を生成する第１の分
周器と、前記外部から受け取った発振信号と第１の分周
器によって分周された発振信号の遅延時間を等しくする
遅延手段と、前記第１の分周器によって分周された低周
波発振信号と遅延回路によって遅延された発振信号のい
ずれかを前記度さ状態信号の内容に応じ選択して出力す
る第１の切り替え手段と、前記第１の切り替え手段の出
力を外部システムクロック用の基本信号として供給する
出力端子と、外部システムクロック出力を受けて生成さ
れた外部システムクロックを受け取るための第２の入力
端子と、前記分周信号を受け取るための第３の入力端子
と、前記分周信号および動作状態信号に応じて入力され
たクロック分周する第２の分周器と、前記第２の分周器
によって分周されたクロックと外部システムクロックの
位相を比較する位相比較器と、前記位相比較器の比較結
果をアナログ電圧に変換する低帯域通過フィルタと、前
記低帯域通過フィルタの出力に応じて発振周波数を変化
させる電圧制御発振器と、前記電圧制御発振器によって
生成された発振信号を分周して低周波数の発振信号を生
成する第３の分周器と、前記電圧制御発振器によって生
成された発振信号と前記第３の分周器によって分周され
た発振信号の遅延時間を等しくする第２の遅延手段と、
前記第３の分周器によって分周された低周波発振信号と
前記第２の遅延手段によって遅延された発振信号のいず
れかを前記動作状態信号の内容に応じて選択して内部ク
ロックとして出力する第２の切り替え手段とを有し、前
記電圧制御発振器出力は前記第２の分周器の入力クロッ
クとされることを特徴とする。
ータ／コントローラ内蔵ＬＳＩは、前記クロックジェネ
レータ／コントローラが、前記外部発振器で生成された
発振信号を受け取るための第１の入力端子と、前記発振
信号を分周して低周波数の発振信号を生成する第１の分
周器と、前記外部から受け取った発振信号と第１の分周
器によって分周された発振信号の遅延時間を等しくする
遅延手段と、前記第１の分周器によって分周された低周
波発振信号と遅延回路によって遅延された発振信号のい
ずれかを前記度さ状態信号の内容に応じ選択して出力す
る第１の切り替え手段と、前記第１の切り替え手段の出
力を外部システムクロック用の基本信号として供給する
出力端子と、外部システムクロック出力を受けて生成さ
れた外部システムクロックを受け取るための第２の入力
端子と、前記分周信号を受け取るための第３の入力端子
と、前記分周信号および動作状態信号に応じて入力され
たクロック分周する第２の分周器と、前記第２の分周器
によって分周されたクロックと外部システムクロックの
位相を比較する位相比較器と、前記位相比較器の比較結
果をアナログ電圧に変換する低帯域通過フィルタと、前
記低帯域通過フィルタの出力に応じて発振周波数を変化
させる電圧制御発振器と、前記電圧制御発振器によって
生成された発振信号を分周して低周波数の発振信号を生
成する第３の分周器と、前記電圧制御発振器によって生
成された発振信号と前記第３の分周器によって分周され
た発振信号の遅延時間を等しくする第２の遅延手段と、
前記第３の分周器によって分周された低周波発振信号と
前記第２の遅延手段によって遅延された発振信号のいず
れかを前記動作状態信号の内容に応じて選択して内部ク
ロックとして出力する第２の切り替え手段とを有し、前
記電圧制御発振器出力は前記第２の分周器の入力クロッ
クとされることを特徴とする。
【００２４】
【作用】上記のように構成される本発明においては、実
際の外部システムクロックの周波数と内部クロックの周
波数の位相を同期させる周波数位相ロックループ回路が
構成されるので、スキューをおおよそ０とすることがで
きる。
際の外部システムクロックの周波数と内部クロックの周
波数の位相を同期させる周波数位相ロックループ回路が
構成されるので、スキューをおおよそ０とすることがで
きる。
【００２５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２６】図１は本発明のクロックジェネレータ／コ
ントローラ内蔵マイクロプロセッサの第１の実施例の基
本構成を示すブロック図である。
ントローラ内蔵マイクロプロセッサの第１の実施例の基
本構成を示すブロック図である。
【００２７】図１中、１０１は本発明によるマイクロプ
ロセッサ、１０２は中央処理装置、１０３はクロックジ
ェネレータ／コントローラ、１０４は水晶発振子を含む
外部発振器、１０５は外部発振信号入力端子、１０６は
外部システムクロック用信号出力端子、１０７は外部シ
ステムクロック入力端子、１０８は外部システムクロッ
クと内部クロックの周波数比を決定する信号入力端子、
１０９は低消費電力動作を指定する信号、１１０は中央
処理装置に供給される内部クロックである。
ロセッサ、１０２は中央処理装置、１０３はクロックジ
ェネレータ／コントローラ、１０４は水晶発振子を含む
外部発振器、１０５は外部発振信号入力端子、１０６は
外部システムクロック用信号出力端子、１０７は外部シ
ステムクロック入力端子、１０８は外部システムクロッ
クと内部クロックの周波数比を決定する信号入力端子、
１０９は低消費電力動作を指定する信号、１１０は中央
処理装置に供給される内部クロックである。
【００２８】図２は図１中のクロックジェネレータ／コ
ントローラ１０３の構成を詳細に示すブロック図であ
る。
ントローラ１０３の構成を詳細に示すブロック図であ
る。
【００２９】図２中、２０２は外部発振器で生成した発
振出力を受け取る入力端子、２０３は外部から受け取っ
た発振信号を分周して低周波数の発振信号を生成する第
１の分周器、２０４は外部から受け取った発振信号と第
１の分周器２０３によって分周された発振信号の遅延時
間を等しくする遅延回路、２０５は第１の分周器２０３
によって分周された低周波発振信号と遅延回路２０４に
よって遅延された発振信号を現在の動作状態に応じて切
り替えるセレクタ、２０６はセレクタ２０５の出力を外
部システムクロックとして供給する信号出力端子、２０
７は外部システムクロック出力を受けて生成された外部
システムクロックを受け取る信号入力端子、２０８は外
部システムクロックと内部クロックの比を指定する信号
（分周信号）の入力端子、２０９は低消費電力動作を指
定する信号（動作状態信号）、２１０は外部システムク
ロックと内部クロックの比を指定する手段によって指定
された比によって内部クロックを分周する第２の分周
器、２１１は内部クロックを分周する第２の分周器によ
って分周されたクロックと外部システムクロックの位相
を比校する位相比較器、２１２は位相比較器の比校結果
をアナログ電圧に変換する低帯域通過フィルタ、２１３
は前言抵帯域通過フィルタの出力に応じて発振周波数の
変化する電圧制御発振器（ＶＣＯ）、２１４は電圧制御
発振器（ＶＣＯ）によつて生成された発振信号を分周し
て低周波数の発振信号を生成する第３の分周器、２１５
は電圧制御発振器（ＶＣＯ）によつて生成された発振信
号と第３の分周器によって分周された発振信号の遅延時
間を等しくする第２の遅延回路、２１６は第２の分周器
２１５によって分周された低周波発振信号と第２の遅延
回路２１５によって遅延された発振信号を低消費電力動
作の指定に応じて切り替える第２のセレクタである。
振出力を受け取る入力端子、２０３は外部から受け取っ
た発振信号を分周して低周波数の発振信号を生成する第
１の分周器、２０４は外部から受け取った発振信号と第
１の分周器２０３によって分周された発振信号の遅延時
間を等しくする遅延回路、２０５は第１の分周器２０３
によって分周された低周波発振信号と遅延回路２０４に
よって遅延された発振信号を現在の動作状態に応じて切
り替えるセレクタ、２０６はセレクタ２０５の出力を外
部システムクロックとして供給する信号出力端子、２０
７は外部システムクロック出力を受けて生成された外部
システムクロックを受け取る信号入力端子、２０８は外
部システムクロックと内部クロックの比を指定する信号
（分周信号）の入力端子、２０９は低消費電力動作を指
定する信号（動作状態信号）、２１０は外部システムク
ロックと内部クロックの比を指定する手段によって指定
された比によって内部クロックを分周する第２の分周
器、２１１は内部クロックを分周する第２の分周器によ
って分周されたクロックと外部システムクロックの位相
を比校する位相比較器、２１２は位相比較器の比校結果
をアナログ電圧に変換する低帯域通過フィルタ、２１３
は前言抵帯域通過フィルタの出力に応じて発振周波数の
変化する電圧制御発振器（ＶＣＯ）、２１４は電圧制御
発振器（ＶＣＯ）によつて生成された発振信号を分周し
て低周波数の発振信号を生成する第３の分周器、２１５
は電圧制御発振器（ＶＣＯ）によつて生成された発振信
号と第３の分周器によって分周された発振信号の遅延時
間を等しくする第２の遅延回路、２１６は第２の分周器
２１５によって分周された低周波発振信号と第２の遅延
回路２１５によって遅延された発振信号を低消費電力動
作の指定に応じて切り替える第２のセレクタである。
【００３０】本実施例の回路において、外部発振器２０
１で発生した発振信号は発振信号入力端子２０２を通し
て、第１の分周器２０３と遅延回路２０４に供給され
る。第１の分周器２０３と遅延回路２０４の出力は低消
費電力動作を指定する信号２０９に応じてセレクタ２０
５で切り替えられ、外部システムクロック信号用出力端
子２０６を通して、外部システムに供結される。この
際、第１の分周器２０３と遅延回路２０４はマイクロプ
ロセッサ内に存在し、回路構成等を厳密に管理すること
により第１の分周器２０３と遅延回路２０４の遅延時間
の差をおおよそ０に抑えることが可能となり、セレクタ
出力切り替え時のスパイクの発生を抑えることが出来
る。
１で発生した発振信号は発振信号入力端子２０２を通し
て、第１の分周器２０３と遅延回路２０４に供給され
る。第１の分周器２０３と遅延回路２０４の出力は低消
費電力動作を指定する信号２０９に応じてセレクタ２０
５で切り替えられ、外部システムクロック信号用出力端
子２０６を通して、外部システムに供結される。この
際、第１の分周器２０３と遅延回路２０４はマイクロプ
ロセッサ内に存在し、回路構成等を厳密に管理すること
により第１の分周器２０３と遅延回路２０４の遅延時間
の差をおおよそ０に抑えることが可能となり、セレクタ
出力切り替え時のスパイクの発生を抑えることが出来
る。
【００３１】外部システムは外部システムクロック信号
用出力端子２０６を通して供給される信号を必要に応じ
てドライブし、外部システムクロックとして使用する。
外部システムでドライブされ実際に外部システムクロッ
クとして使用されている信号は、外部システムクロック
信号入力端子２０７を通して受け取られる。位相比較器
２１１、低帯域通過フィルタ２１２、電圧制御発振器２
１３、第３の分周器２１４、遅延回路２１５、セレクタ
２１６、第２の分周器２１０によって構成される位相ロ
ックループ回路は、周波数の位相ロックループ回路の動
作原理によって機能し、電圧制御発振器２１３の出力信
号の位相と周波数を、外部システムクロック信号入力端
子２０７を通して受け取った外部システムクロックの位
相及び周波数に同期させる。この際、外部クロック用信
号出力端子２０６に接続されるドライバによって、外部
クロック用信号出力端子２０６から供給される信号と外
部システムクロックの遅延時間差（スキュー）が変化す
るが、周波数位相ロックロープ回路は外部システムクロ
ック信号入力端子２０７を通して受け取られた実際の外
部システムクロックの周波数と位相を内部クロックの周
波数と位相を同期させるので、外部システムこクロック
信号と内部クロック信号との時間差は常に一定に維持さ
れる。より簡単には、時間差（スキユー）をおおよそ０
に抑えることが出来る。
用出力端子２０６を通して供給される信号を必要に応じ
てドライブし、外部システムクロックとして使用する。
外部システムでドライブされ実際に外部システムクロッ
クとして使用されている信号は、外部システムクロック
信号入力端子２０７を通して受け取られる。位相比較器
２１１、低帯域通過フィルタ２１２、電圧制御発振器２
１３、第３の分周器２１４、遅延回路２１５、セレクタ
２１６、第２の分周器２１０によって構成される位相ロ
ックループ回路は、周波数の位相ロックループ回路の動
作原理によって機能し、電圧制御発振器２１３の出力信
号の位相と周波数を、外部システムクロック信号入力端
子２０７を通して受け取った外部システムクロックの位
相及び周波数に同期させる。この際、外部クロック用信
号出力端子２０６に接続されるドライバによって、外部
クロック用信号出力端子２０６から供給される信号と外
部システムクロックの遅延時間差（スキュー）が変化す
るが、周波数位相ロックロープ回路は外部システムクロ
ック信号入力端子２０７を通して受け取られた実際の外
部システムクロックの周波数と位相を内部クロックの周
波数と位相を同期させるので、外部システムこクロック
信号と内部クロック信号との時間差は常に一定に維持さ
れる。より簡単には、時間差（スキユー）をおおよそ０
に抑えることが出来る。
【００３２】位相比較器２１１は外部システムクロツク
信号（周波数ｆext）の位相を分周器２１０の出力信号
（周波数ｆint／Ｍ）の位相と比較し、両信号の位相の
差に比例する出力信号を発生し、この出力信号を低帯域
通過フィルタ２１２の入力端子に加える。低帯域通過フ
ィルタ２１２は位相比較器２１１の出力信号を整形し、
その出力信号を電圧制御発振器２１３の周波数制御入力
端子に加える。電圧制御発振器２１３は、周波数制御入
力端子に加えられた電圧ＶINの値に直接関連する周波数
を有する以下の出力信号を発生する。
信号（周波数ｆext）の位相を分周器２１０の出力信号
（周波数ｆint／Ｍ）の位相と比較し、両信号の位相の
差に比例する出力信号を発生し、この出力信号を低帯域
通過フィルタ２１２の入力端子に加える。低帯域通過フ
ィルタ２１２は位相比較器２１１の出力信号を整形し、
その出力信号を電圧制御発振器２１３の周波数制御入力
端子に加える。電圧制御発振器２１３は、周波数制御入
力端子に加えられた電圧ＶINの値に直接関連する周波数
を有する以下の出力信号を発生する。
【００３３】
【数４】ｆint＝Ｋ×ＶIN ただし、Ｋは特定の回路パラメータによって決定される
定数である。
定数である。
【００３４】電圧制御発振器２１３の出力信号は分周器
２１４（分周比８）と遅延回路２１５に供給される。分
周器２１４と遅延回路２１５の出力は低消費電力動作を
指定する信号２０９に応じてセレクタ２１６で切り替え
られ、演算装置１０２に供給される。低周波数のクロッ
クで動作する演算装置の消費電力Ｐslowと分周されない
クロックで動作する時の消費電力Ｐnormalの関係は以下
の式によって関係づけられる。
２１４（分周比８）と遅延回路２１５に供給される。分
周器２１４と遅延回路２１５の出力は低消費電力動作を
指定する信号２０９に応じてセレクタ２１６で切り替え
られ、演算装置１０２に供給される。低周波数のクロッ
クで動作する演算装置の消費電力Ｐslowと分周されない
クロックで動作する時の消費電力Ｐnormalの関係は以下
の式によって関係づけられる。
【００３５】
【数５】Ｐnormal＝８×Ｐslow （１） セレクタ２１６の出力信号は、入力信号の周波数を分周
係数Ｍで分周する分周器２１０に供給される。セレクタ
２１６の出力信号周波数ｆintは、外部システムクロッ
ク周波数ｆextと以下の式によって関連づけられる。
係数Ｍで分周する分周器２１０に供給される。セレクタ
２１６の出力信号周波数ｆintは、外部システムクロッ
ク周波数ｆextと以下の式によって関連づけられる。
【００３６】
【数６】ｆint＝Ｍ×ｆext ここで、Ｍは分周器２１０の分周係数で、制御信号２０
８によって決定される。
８によって決定される。
【００３７】図３は本発明の第２の実施例に用いられる
クロックジェネレータ／コントローラの構成を詳細に示
すブロック図である。本実施例は、図１に示した第１の
実施例と基本構成を同じとするものであり、図３には図
２と同様にクロックジェネレータ／コントローラの構成
のみを示している。
クロックジェネレータ／コントローラの構成を詳細に示
すブロック図である。本実施例は、図１に示した第１の
実施例と基本構成を同じとするものであり、図３には図
２と同様にクロックジェネレータ／コントローラの構成
のみを示している。
【００３８】図３中、３０２は外部発振器で生成した発
振出力を受け取る入力端子、３０３は外部から受け取っ
た発振信号を分周して低周波数の発振信号を生成する第
１の分周器、３０４は外部から受け取った発振信号と第
１の分周器３０３によって分周された発振信号の遅延時
間を等しくする遅延回路、３０５は第１の分周器３０３
によって分周された低周波発振信号と遅延回路３０４に
よって遅延された発振信号を低消費電力動作の指定に応
じて切り替えるセレクタ、３０６はセレクタ３０５の出
力を外部システムクロックとして供給する信号出力端
子、３０７は外部システムクロック出力を受けて生成さ
れた外部システムクロックを受け取る信号入力端子、３
０８は外部システムクロックと内部クロックの比を指定
する信号の入力端子、３０９は低消費電力動作を指定す
る信号、３１０は外部システムクロックと内部クロック
の比を指定する信号にて指定された比および低消費電力
動作の指定によって内部クロックを分周する第２の分周
器、３１１は内部クロックを分周する第２の分周器３１
０によって分周されたクロックと外部システムクロック
の位相を比較する位相比較器、３１２は位相比較器３１
１の比較結果をアナログ電圧に変換する低帯域通過フィ
ルタ、３１３は低帯域通過フィルタの出力に応じて発振
周波数が変化する電圧制御発振器（ＶＣＯ）、３１４は
電圧制御発振器（ＶＣＯ）３１３によって生成された発
振信号を分周して低周波数の発振信号を生成する第３の
分周器、３１５は電圧制御発振器（ＶＣＯ）によって生
成された発振信号と第３の分周器３１４によって分周さ
れた発振信号の遅延時間を等しくする第２の遅延回路、
３１６は第３の分周器３１４によって分周された低周波
発振信号と第２の遅延回路３１５によって遅延された発
振信号を低消費電力動作の指定に応じて切り替える第２
のセレクタである。
振出力を受け取る入力端子、３０３は外部から受け取っ
た発振信号を分周して低周波数の発振信号を生成する第
１の分周器、３０４は外部から受け取った発振信号と第
１の分周器３０３によって分周された発振信号の遅延時
間を等しくする遅延回路、３０５は第１の分周器３０３
によって分周された低周波発振信号と遅延回路３０４に
よって遅延された発振信号を低消費電力動作の指定に応
じて切り替えるセレクタ、３０６はセレクタ３０５の出
力を外部システムクロックとして供給する信号出力端
子、３０７は外部システムクロック出力を受けて生成さ
れた外部システムクロックを受け取る信号入力端子、３
０８は外部システムクロックと内部クロックの比を指定
する信号の入力端子、３０９は低消費電力動作を指定す
る信号、３１０は外部システムクロックと内部クロック
の比を指定する信号にて指定された比および低消費電力
動作の指定によって内部クロックを分周する第２の分周
器、３１１は内部クロックを分周する第２の分周器３１
０によって分周されたクロックと外部システムクロック
の位相を比較する位相比較器、３１２は位相比較器３１
１の比較結果をアナログ電圧に変換する低帯域通過フィ
ルタ、３１３は低帯域通過フィルタの出力に応じて発振
周波数が変化する電圧制御発振器（ＶＣＯ）、３１４は
電圧制御発振器（ＶＣＯ）３１３によって生成された発
振信号を分周して低周波数の発振信号を生成する第３の
分周器、３１５は電圧制御発振器（ＶＣＯ）によって生
成された発振信号と第３の分周器３１４によって分周さ
れた発振信号の遅延時間を等しくする第２の遅延回路、
３１６は第３の分周器３１４によって分周された低周波
発振信号と第２の遅延回路３１５によって遅延された発
振信号を低消費電力動作の指定に応じて切り替える第２
のセレクタである。
【００３９】第２の実施例において、位相検出器３１
１、低帯域通過フィルタ３１２、電圧制御発振器３１
３、分周器３１０によって構成される位相ロックループ
回路は、周波数の位相ロックループ回路の動作原理によ
って機能し、電圧制御発振器３１３の出力信号の位相と
周波数を、外部システムクロック信号入力端子３０７を
通して受け取った外部システムクロックの位相及び周波
数に同期させる。位相ロックループから分周器３１４、
遅延回路３１５、セレクタ３１６を外すことにより、よ
り高速な内部周波数に対応出来る構成となっている。
１、低帯域通過フィルタ３１２、電圧制御発振器３１
３、分周器３１０によって構成される位相ロックループ
回路は、周波数の位相ロックループ回路の動作原理によ
って機能し、電圧制御発振器３１３の出力信号の位相と
周波数を、外部システムクロック信号入力端子３０７を
通して受け取った外部システムクロックの位相及び周波
数に同期させる。位相ロックループから分周器３１４、
遅延回路３１５、セレクタ３１６を外すことにより、よ
り高速な内部周波数に対応出来る構成となっている。
【００４０】上述した本発明の第１の実施例、第２の実
施例のいずれにおいても第３の分周器２１４，３１４の
分周比は８として説明したが、本分周比はシステムの要
求に応じて任意の分周比Ｎを採用できることは言うまで
もない。この際、式１で示される低周波数のクロックで
動作する演算装置の消費電力Ｐslowと分周されないクロ
ックで動作する時の消費電力Ｐnormalとの関係は、
施例のいずれにおいても第３の分周器２１４，３１４の
分周比は８として説明したが、本分周比はシステムの要
求に応じて任意の分周比Ｎを採用できることは言うまで
もない。この際、式１で示される低周波数のクロックで
動作する演算装置の消費電力Ｐslowと分周されないクロ
ックで動作する時の消費電力Ｐnormalとの関係は、
【００４１】
【数７】Ｐnormal＝Ｎ×Ｐslow となる。
【００４２】また、実施例としてはクロックジェネレー
タ／コントローラ内蔵マイクロプロセッサを採用した
が、本発明の考え方はクロックに同期して動作する全て
のＬＳＩに適応できることは言うまでもない。
タ／コントローラ内蔵マイクロプロセッサを採用した
が、本発明の考え方はクロックに同期して動作する全て
のＬＳＩに適応できることは言うまでもない。
【００４３】
【発明の効果】本発明のは以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００４４】請求項１に器しあのものにおいては、 １．低消費電力動作用の低周波数クロックを外部に供給
してＬＳＩによって構成されるシステム全体の消費電力
を抑えることができる。
してＬＳＩによって構成されるシステム全体の消費電力
を抑えることができる。
【００４５】２．外部に供給した低周波数クロック信号
を外部回路によってドライプして発生される外部システ
ムクロックと内部クロックとの間のスキューを抑えるこ
とができる。
を外部回路によってドライプして発生される外部システ
ムクロックと内部クロックとの間のスキューを抑えるこ
とができる。
【００４６】３．通常のクロックと低周波クロックの切
り替えをスバイクの発生を抑えて、円滑に行うことがで
きる。
り替えをスバイクの発生を抑えて、円滑に行うことがで
きる。
【００４７】４．低消費電力動作用の低周波クロックを
発生してＬＳＩ自体の消費電力をおさえることができ
る。
発生してＬＳＩ自体の消費電力をおさえることができ
る。
【００４８】請求項２に記載のものにおいては、上記各
効果に加えて、より高速な内部クロックに対応すること
ができる効果がある。
効果に加えて、より高速な内部クロックに対応すること
ができる効果がある。
【図１】本発明によるクロックジェネレータ／コントロ
ーラ内蔵マイクロプロセッサの第１の実施例の基本構成
を示すブロック図である。
ーラ内蔵マイクロプロセッサの第１の実施例の基本構成
を示すブロック図である。
【図２】本発明の第１の実施例のマイクロプロセッサに
内蔵されるクロックジェネレータ／コントローラの構成
を詳細に示すブロック図である。
内蔵されるクロックジェネレータ／コントローラの構成
を詳細に示すブロック図である。
【図３】本発明の第２の実施例のマイクロプロセッサに
内蔵されるクロックジェネレータ／コントローラの構成
を詳細に示すブロック図である。
内蔵されるクロックジェネレータ／コントローラの構成
を詳細に示すブロック図である。
【図４】低消費電力動作可能なマイクロプロセッサのク
ロックコントローラの従来例の構成を示すブロック図で
ある。
ロックコントローラの従来例の構成を示すブロック図で
ある。
【図５】クロック出力回路の従来例の構成を示す回路図
である。
である。
１０１ マイクロプロセッサ １０２ 中央処理装置 １０３ クロックジュネレータ／コントローラ １０４ 外部発振器 １０５ 外部発振信号入力端子 １０６ 外部システムクロック用信号出力端子 １０７ は外部システムクロック入力端子 １０８ 信号入力端子 １０９ 低消費電力動作を指走する信号 １１０ 内部クロック ２０１ 外部発振器 ２０２ 外部発振信号入力端子 ２０３ 分周器 ２０４ 遅延回路 ２０５ セレクタ ２０６ 信号出力端子 ２０７ 信号入力端子 ２０８ 信号入力端子 ２０９ 低消費電力動作を指定する信号 ２１０ 分周器 ２１１ 位相比較器 ２１２ 低帯域通過フィルタ ２１３ 電圧制御発振器（ＶＣＯ） ２１４ 分周器 ２１５ 遅延回路 ２１６ セレクタ ３０１ 外部発振器 ３０２ 外部発振信号入力端子 ３０３ 分周器 ３０４ 遅延回路 ３０５ セレクタ ３０６ 信号入力端子 ３０８ 信号入力端子 ３０９ 低消費電力動作を指定する信号 ３１０ 分周器 ３１１ 位相比較器 ３１２ 低帯域通過フィルタ ３１３ 電圧制御発振器（ＶＣＯ） ３１４ 分周器 ３１５ 遅延回路 ３１６ セレクタ
Claims (2)
- 【請求項１】 現在の動作状態が低消費電力動作および
通常動作のいずれであるかを示す動作状態信号を出力す
る中央処理装置と、該動作状態信号と外部発振器出力と
外部クロックと外部システムクロックと内部クロックの
比を指定する分周信号とを入力して動作状態信号が示す
動作状態に応じて内部クロック信号を生成し、中央処理
装置へ供給するクロックジェネレータ／コントローラと
からなる低消費電力動作用のクロックジェネレータ／コ
ントローラ内蔵ＬＳＩであって、 前記クロックジェネレータ／コントローラは、 前記外部発振器で生成された発振信号を受け取るための
第１の入力端子と、 前記発振信号を分周して低周波数の発振信号を生成する
第１の分周器と、 前記外部から受け取った発振信号と前記第１の分周器に
よって分周された発振信号の遅延時間を等しくする遅延
手段と、 前記第１の分周器によって分周された低周波発振信号と
前記遅延手段によって遅延された発振信号のいずれかを
前記動作状態信号の内容に応じて選択して出力する第１
の切り替え手段と、 前記第１の切り替え手段の出力を外部システムクロック
用の基本信号として供給する出力端子と、 外部システムクロックを受け取るための第２の入力端子
と、 前記分周信号を受け取るための第３の入力端子と、 前記分周信号に応じて内部クロックを分周する第２の分
周器と、 前記第２の分周器によって分周されたクロックと前記外
部システムクロックの位相を比校する位相比較器と、 前記位相比較器の比較結果をアナログ電圧に変換する低
帯域通過フィルタと、 前記低帯域通過フイルクの出力信号に応じて発振周波数
を変化させる電圧制御発振器と、 前記電圧制御発振器によって生成された発振信号を分周
して低周波数の発振信号を生成する第３の分周器と、 前記電圧制御発振器によって生成された発振信号と前記
第３の分周器によって分周された発振信号の遅延時間を
等しくする第２の遅延手段と、 前記第３の分周器によって分周された低周波発振信号と
前記第２の遅延手段によって遅延された発振信号のいず
れかを前記動作状態信号の内容に応じて選択して内部ク
ロックとして出力する第２の切り替え手段とを有するこ
とを特徴とする低消費電力動作用のクロックジェネレー
タ／コントローラ内蔵ＬＳＩ。 - 【請求項２】 現在の動作状態が低消費電力動作および
通常動作のいずれであるかを示す動作状態信号を出力す
る中央処理装置と、該動作状態信号と外部発振器出力と
外部クロックと外部システムクロックと内部クロックの
比を指定する分周信号とを入力して動作状態信号が示す
動作状態に応じて内部クロック信号を生成し、中央処理
装置へ供給するクロックジェネレータ／コントローラと
からなる低消費電力動作用のクロックジェネレータ／コ
ントローラ内蔵ＬＳＩであって、 前記クロックジェネレータ／コントローラは、 前記外部発振器で生成された発振信号を受け取るための
第１の入力端子と、 前記発振信号を分周して低周波数の発振信号を生成する
第１の分周器と、 前記外部から受け取った発振信号と第１の分周器によっ
て分周された発振信号の遅延時間を等しくする遅延手段
と、 前記第１の分周器によって分周された低周波発振信号と
遅延回路によって遅延された発振信号のいずれかを前記
動作状態信号の内容に応じ選択して出力する第１の切り
替え手段と、 前記第１の切り替え手段の出力を外部システムクロック
用の基本信号として供給する出力端子と、 外部システムクロック出力を受けて生成された外部シス
テムクロックを受け取るための第２の入力端子と、 前記分周信号を受け取るための第３の入力端子と、 前記分周信号および動作状態信号に応じて入力されたク
ロック分周する第２の分周器と、 前記第２の分周器によって分周されたクロックと外部シ
ステムクロックの位相を比較する位相比較器と、 前記位相比較器の比較結果をアナログ電圧に変換する低
帯域通過フィルタと、 前記低帯域通過フィルタの出力に応じて発振周波数を変
化させる電圧制御発振器と、 前記電圧制御発振器によって生成された発振信号を分周
して低周波数の発振信号を生成する第３の分周器と、 前記電圧制御発振器によって生成された発振信号と前記
第３の分周器によって分周された発振信号の遅延時間を
等しくする第２の遅延手段と、 前記第３の分周器によって分周された低周波発振信号と
前記第２の遅延手段によって遅延された発振信号のいず
れかを前記動作状態信号の内容に応じて選択して内部ク
ロックとして出力する第２の切り替え手段とを有し、前
記電圧制御発振器出力は前記第２の分周器の入力クロッ
クとされることを特徴とする低消費電力動作用のクロッ
クジェネレータ／コントローラ内蔵ＬＳＩ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229307A JP2755183B2 (ja) | 1994-09-26 | 1994-09-26 | 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ |
| US08/532,962 US5663687A (en) | 1994-09-26 | 1995-09-25 | LSI with built-in clock generator-controller for operation with low power dissipation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229307A JP2755183B2 (ja) | 1994-09-26 | 1994-09-26 | 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895660A true JPH0895660A (ja) | 1996-04-12 |
| JP2755183B2 JP2755183B2 (ja) | 1998-05-20 |
Family
ID=16890097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229307A Expired - Lifetime JP2755183B2 (ja) | 1994-09-26 | 1994-09-26 | 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ |
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1995
- 1995-09-25 US US08/532,962 patent/US5663687A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| JP2755183B2 (ja) | 1998-05-20 |
| US5663687A (en) | 1997-09-02 |
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