JPH0895864A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPH0895864A JPH0895864A JP6233687A JP23368794A JPH0895864A JP H0895864 A JPH0895864 A JP H0895864A JP 6233687 A JP6233687 A JP 6233687A JP 23368794 A JP23368794 A JP 23368794A JP H0895864 A JPH0895864 A JP H0895864A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1028—Power efficiency
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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- G06F2212/608—Details relating to cache mapping
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【目的】 アドレス変換に当たり、複数ウェイのＴＬＢ
回路を用いて、アドレス変換のヒット率の低下を防止し
て処理速度を確保し、併せて、ＴＬＢ回路のアクセスを
抑制して消費電力の低減を計る。 【構成】 最後にアクセスした仮想ページ番号を格納し
ておく仮想ページ番号レジスタ４と、仮想ページ番号レ
ジスタ４の仮想ページに対応する物理ページ番号を格納
する物理ページ番号レジスタ５と、仮想ページ番号に対
応する物理ページ番号を複数ウェイにわたって格納する
ＴＬＢ回路１を備え、先ず、比較器６により仮想ページ
番号２を仮想ページ番号レジスタ４の出力と比較して、
これらが一致していた場合、マルチプレクサ９を通じ
て、物理ページ番号レジスタ５の出力を物理ページ番号
３として出力し、不一致の場合、比較器６から出力され
る不一致信号７により、ＴＬＢ回路１を活性化すると共
に、マルチプレクサ９を通じて、ＴＬＢ回路１の出力を
物理ページ番号３として出力する。
回路を用いて、アドレス変換のヒット率の低下を防止し
て処理速度を確保し、併せて、ＴＬＢ回路のアクセスを
抑制して消費電力の低減を計る。 【構成】 最後にアクセスした仮想ページ番号を格納し
ておく仮想ページ番号レジスタ４と、仮想ページ番号レ
ジスタ４の仮想ページに対応する物理ページ番号を格納
する物理ページ番号レジスタ５と、仮想ページ番号に対
応する物理ページ番号を複数ウェイにわたって格納する
ＴＬＢ回路１を備え、先ず、比較器６により仮想ページ
番号２を仮想ページ番号レジスタ４の出力と比較して、
これらが一致していた場合、マルチプレクサ９を通じ
て、物理ページ番号レジスタ５の出力を物理ページ番号
３として出力し、不一致の場合、比較器６から出力され
る不一致信号７により、ＴＬＢ回路１を活性化すると共
に、マルチプレクサ９を通じて、ＴＬＢ回路１の出力を
物理ページ番号３として出力する。
Description
【０００１】
【産業上の利用分野】本発明はアドレス変換装置に係
り、特に、仮想記憶をサポートするマイクロプロセッサ
においてアドレス変換を低消費電力で迅速に行わせるよ
うなシステム構造のアドレス変換装置に関する。
り、特に、仮想記憶をサポートするマイクロプロセッサ
においてアドレス変換を低消費電力で迅速に行わせるよ
うなシステム構造のアドレス変換装置に関する。
【０００２】
【従来の技術】一般的なマイクロプロセッサにおいて
は、主記憶装置に仮想アドレスと物理アドレスの全変換
表を備えている。しかし、アドレス変換の度に、主記憶
装置にアクセスすると時間がかかってしまい処理速度に
影響を与えるので、図３のブロック図に示すようなアド
レス変換装置が用いられる。
は、主記憶装置に仮想アドレスと物理アドレスの全変換
表を備えている。しかし、アドレス変換の度に、主記憶
装置にアクセスすると時間がかかってしまい処理速度に
影響を与えるので、図３のブロック図に示すようなアド
レス変換装置が用いられる。
【０００３】図において示すように、ＴＬＢ回路１は仮
想ページ番号２を与えると、物理ページ番号３を出力す
るように構成されている。これは、ＴＬＢ回路１が仮想
アドレスと物理アドレスの対応表を持っており、テーブ
ル参照によって物理アドレスを得るようにしているため
である。
想ページ番号２を与えると、物理ページ番号３を出力す
るように構成されている。これは、ＴＬＢ回路１が仮想
アドレスと物理アドレスの対応表を持っており、テーブ
ル参照によって物理アドレスを得るようにしているため
である。
【０００４】一般的なシステムでは、このＴＬＢ回路１
によってほとんどのアドレス変換を行っている。そし
て、アドレス変換がＴＬＢ回路１によって行われなかっ
た場合は、結局主記憶装置にあるアドレス変換表をアク
セスすることになる。
によってほとんどのアドレス変換を行っている。そし
て、アドレス変換がＴＬＢ回路１によって行われなかっ
た場合は、結局主記憶装置にあるアドレス変換表をアク
セスすることになる。
【０００５】ところが、主記憶装置のアドレス変換表を
アクセスすると、先にも述べたように、処理が非常に遅
くなってくるので、アドレス変換がＴＬＢ回路１によっ
て行われる確率、つまりヒット率を高くするための試み
が多くなされている。
アクセスすると、先にも述べたように、処理が非常に遅
くなってくるので、アドレス変換がＴＬＢ回路１によっ
て行われる確率、つまりヒット率を高くするための試み
が多くなされている。
【０００６】このために、ＴＬＢ回路１として、４ウェ
イのセットアソシアティブ方式あるいはフルアソシアテ
ィブ方式が用いられることになる。
イのセットアソシアティブ方式あるいはフルアソシアテ
ィブ方式が用いられることになる。
【０００７】図４は、４ウェイのセットアソシアティブ
方式のアドレス変換装置の構成を示すブロック図であ
る。図において示すように、メモリアレイ１２は仮想ペ
ージアドレス保持メモリ１０ａ、１０ｂ、１０ｃ、１０
ｄと物理ページアドレス保持メモリ１１ａ、１１ｂ、１
１ｃ、１１ｄを、それぞれ４系統、並列に備えている。
そして、仮想ページ番号２が与えられると、仮想ページ
番号２と仮想ページアドレス保持メモリ１０ａ、１０
ｂ、１０ｃ、１０ｄの出力を、それぞれ比較器１３ａ、
１３ｂ、１３ｃ、１３ｄで比較し、これが一致した場合
に、一致信号１４ａ、１４ｂ、１４ｃ、１４ｄを得て、
これによりトライステートバッファ１５ａ、１５ｂ、１
５ｃ、１５ｄを動作させ、物理ページアドレス保持メモ
リ１１ａ、１１ｂ、１１ｃ、１１ｄの出力を物理ページ
番号３として出力するように構成される。
方式のアドレス変換装置の構成を示すブロック図であ
る。図において示すように、メモリアレイ１２は仮想ペ
ージアドレス保持メモリ１０ａ、１０ｂ、１０ｃ、１０
ｄと物理ページアドレス保持メモリ１１ａ、１１ｂ、１
１ｃ、１１ｄを、それぞれ４系統、並列に備えている。
そして、仮想ページ番号２が与えられると、仮想ページ
番号２と仮想ページアドレス保持メモリ１０ａ、１０
ｂ、１０ｃ、１０ｄの出力を、それぞれ比較器１３ａ、
１３ｂ、１３ｃ、１３ｄで比較し、これが一致した場合
に、一致信号１４ａ、１４ｂ、１４ｃ、１４ｄを得て、
これによりトライステートバッファ１５ａ、１５ｂ、１
５ｃ、１５ｄを動作させ、物理ページアドレス保持メモ
リ１１ａ、１１ｂ、１１ｃ、１１ｄの出力を物理ページ
番号３として出力するように構成される。
【０００８】
【発明が解決しようとする課題】従来のアドレス変換装
置は、以上のように構成されていたので、４つのアドレ
ス比較を並列に行うことになり、ヒット率を向上して、
主記憶装置をアクセスしない分、処理速度は上がるもの
の、消費電力が大きくなってくるという問題がある。一
方、フルアソシアティブ方式では、アドレス比較が、エ
ントリの数だけ行われるため、消費電力が更に増大して
しまうという問題点がある。
置は、以上のように構成されていたので、４つのアドレ
ス比較を並列に行うことになり、ヒット率を向上して、
主記憶装置をアクセスしない分、処理速度は上がるもの
の、消費電力が大きくなってくるという問題がある。一
方、フルアソシアティブ方式では、アドレス比較が、エ
ントリの数だけ行われるため、消費電力が更に増大して
しまうという問題点がある。
【０００９】本発明は、上記のような従来技術の問題点
を解消し、アドレス変換のヒット率の低下を防止して処
理速度を確保し、消費電力の低減を可能にしたアドレス
変換装置を得ることを目的とする。
を解消し、アドレス変換のヒット率の低下を防止して処
理速度を確保し、消費電力の低減を可能にしたアドレス
変換装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１のアドレス
変換装置は仮想アドレスと物理アドレスの対応を複数ウ
ェイ記憶する第１のアドレス変換手段と、少なくとも１
つの仮想アドレスとこれに対応する物理アドレスを記憶
する第２のアドレス変換手段と、変換対象となる仮想ア
ドレスと前記第２のアドレス変換手段の仮想アドレスの
対応を比較し、ここでアドレス変換できる場合は、前記
第１のアドレス変換手段の活性化を抑制すると共に、前
記第２のアドレス変換手段から物理アドレスを出力さ
せ、前記第２のアドレス変換手段によるアドレス変換が
できない場合は、前記第１のアドレス変換手段を活性化
して、前記第１のアドレス変換手段から物理アドレスを
出力させる制御手段と、を備えるものとして構成され
る。
変換装置は仮想アドレスと物理アドレスの対応を複数ウ
ェイ記憶する第１のアドレス変換手段と、少なくとも１
つの仮想アドレスとこれに対応する物理アドレスを記憶
する第２のアドレス変換手段と、変換対象となる仮想ア
ドレスと前記第２のアドレス変換手段の仮想アドレスの
対応を比較し、ここでアドレス変換できる場合は、前記
第１のアドレス変換手段の活性化を抑制すると共に、前
記第２のアドレス変換手段から物理アドレスを出力さ
せ、前記第２のアドレス変換手段によるアドレス変換が
できない場合は、前記第１のアドレス変換手段を活性化
して、前記第１のアドレス変換手段から物理アドレスを
出力させる制御手段と、を備えるものとして構成され
る。
【００１１】本発明の第２のアドレス変換装置は、仮想
アドレスと物理アドレスの対応を複数ウェイ記憶するア
ドレス変換手段と、過去のアドレス変換の実績に基づい
て、前記アドレス変換手段の複数のウェイを選択的にア
クセスし、変換対象となる仮想アドレスに対応する物理
アドレスを呼び出す制御手段と、を備えるものとして構
成される。
アドレスと物理アドレスの対応を複数ウェイ記憶するア
ドレス変換手段と、過去のアドレス変換の実績に基づい
て、前記アドレス変換手段の複数のウェイを選択的にア
クセスし、変換対象となる仮想アドレスに対応する物理
アドレスを呼び出す制御手段と、を備えるものとして構
成される。
【００１２】
【作用】本発明の第１のアドレス変換装置においては、
変換対象となる仮想アドレスが与えられた時に、先ず、
変換対象となる仮想アドレスと、第２のアドレス変換手
段の仮想アドレスの対応を比較し、ここでアドレス変換
できる場合は、第１のアドレス変換手段を活性化せず
に、第２のアドレス変換手段から物理アドレスを出力さ
せる。第２のアドレス変換手段によるアドレス変換がで
きないと判断された場合に限り、第１のアドレス変換手
段を活性化して、物理アドレスを出力させるようにす
る。これにより、第１のアドレス変換手段の活性化に伴
う消費電力が低減される。
変換対象となる仮想アドレスが与えられた時に、先ず、
変換対象となる仮想アドレスと、第２のアドレス変換手
段の仮想アドレスの対応を比較し、ここでアドレス変換
できる場合は、第１のアドレス変換手段を活性化せず
に、第２のアドレス変換手段から物理アドレスを出力さ
せる。第２のアドレス変換手段によるアドレス変換がで
きないと判断された場合に限り、第１のアドレス変換手
段を活性化して、物理アドレスを出力させるようにす
る。これにより、第１のアドレス変換手段の活性化に伴
う消費電力が低減される。
【００１３】本発明の第２のアドレス変換装置において
は、過去のアドレス変換の実績に基づいて、アドレス変
換手段の複数のウェイを選択的にアクセスし、変換対象
となる仮想アドレスに対応する物理アドレスを呼び出
す。これにより、アドレス変換手段の全体をアクセスす
る場合に比較して、消費電力が抑制される。
は、過去のアドレス変換の実績に基づいて、アドレス変
換手段の複数のウェイを選択的にアクセスし、変換対象
となる仮想アドレスに対応する物理アドレスを呼び出
す。これにより、アドレス変換手段の全体をアクセスす
る場合に比較して、消費電力が抑制される。
【００１４】
【実施例】本発明の実施例を説明するに先ち、本発明が
なされるに至った経緯について説明する。
なされるに至った経緯について説明する。
【００１５】一般的なアドレス変換においては、ある仮
想ページ及びその近傍の仮想ページについての変換が何
回か繰り返えされた後、大きくページ番号の離れた仮想
ページについての変換が行なわれることが多い。つま
り、同一の仮想ページについて続けて変換が行われるこ
とも少なくない。本発明者は今まで何人もとりたてて注
意を払わなかったこのような事実を認識すると共に着目
し、少なくとも最後に変換した仮想ページを記憶してお
き、次に変換するときには変換しようとする仮想ページ
とこの記憶した前回の仮想ページとを比較し、一致した
ときにはＴＬＢ回路をアクセスすることなく直ちに変換
することによりＴＬＢ回路をアクセスするのに比べてパ
ワーセーブする、という特徴を有する本発明をなすに至
った。本発明によれば一般に汎用の装置に比べて１０〜
１５％程度のパワーセーブが可能である。
想ページ及びその近傍の仮想ページについての変換が何
回か繰り返えされた後、大きくページ番号の離れた仮想
ページについての変換が行なわれることが多い。つま
り、同一の仮想ページについて続けて変換が行われるこ
とも少なくない。本発明者は今まで何人もとりたてて注
意を払わなかったこのような事実を認識すると共に着目
し、少なくとも最後に変換した仮想ページを記憶してお
き、次に変換するときには変換しようとする仮想ページ
とこの記憶した前回の仮想ページとを比較し、一致した
ときにはＴＬＢ回路をアクセスすることなく直ちに変換
することによりＴＬＢ回路をアクセスするのに比べてパ
ワーセーブする、という特徴を有する本発明をなすに至
った。本発明によれば一般に汎用の装置に比べて１０〜
１５％程度のパワーセーブが可能である。
【００１６】以下、図面を参照しながら本発明の実施例
を説明する。 実施例１．図１は、本発明の実施例１に係るアドレス変
換装置のブロック図である。図において示すように、最
後のアドレス変換の仮想ページ番号を記憶する仮想ペー
ジ番号レジスタ４と、最後のアドレス変換の物理ページ
番号を記憶する物理ページ番号レジスタ５を備えてお
り、仮想ページ番号２が与えられた時に、これをＴＬＢ
回路１に与えると共に、比較器６にも与える。比較器６
には、仮想ページ番号レジスタ４の出力が与えられてお
り、両者が不一致の場合に不一致信号７を出力する。Ｔ
ＬＢ回路１は比較器６からの不一致信号７により活性化
し、仮想ページ番号２に対するアドレス変換を行い、物
理ページ番号８を出力する。マルチプレクサ９は物理ペ
ージ番号レジスタ５の出力とＴＬＢ回路１の出力を、不
一致信号７に基づいて選択し、物理ページ番号３として
出力する。
を説明する。 実施例１．図１は、本発明の実施例１に係るアドレス変
換装置のブロック図である。図において示すように、最
後のアドレス変換の仮想ページ番号を記憶する仮想ペー
ジ番号レジスタ４と、最後のアドレス変換の物理ページ
番号を記憶する物理ページ番号レジスタ５を備えてお
り、仮想ページ番号２が与えられた時に、これをＴＬＢ
回路１に与えると共に、比較器６にも与える。比較器６
には、仮想ページ番号レジスタ４の出力が与えられてお
り、両者が不一致の場合に不一致信号７を出力する。Ｔ
ＬＢ回路１は比較器６からの不一致信号７により活性化
し、仮想ページ番号２に対するアドレス変換を行い、物
理ページ番号８を出力する。マルチプレクサ９は物理ペ
ージ番号レジスタ５の出力とＴＬＢ回路１の出力を、不
一致信号７に基づいて選択し、物理ページ番号３として
出力する。
【００１７】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００１８】仮想ページ番号２に対するアドレス変換を
行う場合、先ず、仮想ページ番号レジスタ４に記憶され
た最後のアドレス変換の仮想ページ番号と、アドレス変
換しようとしている仮想ページ番号２を、比較器６で比
較する。
行う場合、先ず、仮想ページ番号レジスタ４に記憶され
た最後のアドレス変換の仮想ページ番号と、アドレス変
換しようとしている仮想ページ番号２を、比較器６で比
較する。
【００１９】この比較の結果、両者が一致していた場
合、不一致信号７は出力されず、マルチプレクサ９は物
理ページ番号レジスタ５の出力を選択する。その結果、
物理ページ番号レジスタ５の出力が物理ページ番号３と
して出力される。
合、不一致信号７は出力されず、マルチプレクサ９は物
理ページ番号レジスタ５の出力を選択する。その結果、
物理ページ番号レジスタ５の出力が物理ページ番号３と
して出力される。
【００２０】なお、この場合、比較器６からは不一致信
号７が出力されないので、この不一致信号７を活性化信
号としているＴＬＢ回路１は活性化されない。
号７が出力されないので、この不一致信号７を活性化信
号としているＴＬＢ回路１は活性化されない。
【００２１】一方、比較器６における比較の結果、両者
が不一致の場合、不一致信号７が出力されるので、これ
を活性化信号とするＴＬＢ回路１は活性化される。その
結果、ＴＬＢ回路１はアドレス変換しようとしている仮
想ページ番号２に基づいて、対照表を引いて、物理ペー
ジ番号８を出力する。一方、マルチプレクサ９は不一致
信号７によって物理ページ番号８を選択するので、ＴＬ
Ｂ回路１からの物理ページ番号８が物理ページ番号３と
して出力されることになる。
が不一致の場合、不一致信号７が出力されるので、これ
を活性化信号とするＴＬＢ回路１は活性化される。その
結果、ＴＬＢ回路１はアドレス変換しようとしている仮
想ページ番号２に基づいて、対照表を引いて、物理ペー
ジ番号８を出力する。一方、マルチプレクサ９は不一致
信号７によって物理ページ番号８を選択するので、ＴＬ
Ｂ回路１からの物理ページ番号８が物理ページ番号３と
して出力されることになる。
【００２２】以上のように、実施例１によれば、仮想ペ
ージ番号２が仮想ページ番号レジスタ４に格納されてい
る最後のアドレス変換の仮想ページ番号に一致していれ
ば、ＴＬＢ回路１を活性化することなく、物理ページ番
号レジスタ５から物理ページ番号３を引けるので、ＴＬ
Ｂ回路１を活性化することに伴う消費電力を低減するこ
とができる。
ージ番号２が仮想ページ番号レジスタ４に格納されてい
る最後のアドレス変換の仮想ページ番号に一致していれ
ば、ＴＬＢ回路１を活性化することなく、物理ページ番
号レジスタ５から物理ページ番号３を引けるので、ＴＬ
Ｂ回路１を活性化することに伴う消費電力を低減するこ
とができる。
【００２３】そして、アドレス変換時の仮想ページ番号
２の仮想ページ番号レジスタ４に対するヒット率が高け
れば高いほど、消費電力低減の上で効果的である。
２の仮想ページ番号レジスタ４に対するヒット率が高け
れば高いほど、消費電力低減の上で効果的である。
【００２４】なお、上記実施例では、仮想ページ番号レ
ジスタ４と物理ページ番号レジスタ５、比較器６を一系
統設置した構成を例示したが、過去に遡って、最後から
複数個のアドレス変換における仮想ページ番号とこれに
対応する物理アドレス番号を保持しておくような構成と
することもできる。図５は、最後と最後から２番目のア
ドレス変換に用いた仮想ページ番号について参照する場
合の構成を例示する。
ジスタ４と物理ページ番号レジスタ５、比較器６を一系
統設置した構成を例示したが、過去に遡って、最後から
複数個のアドレス変換における仮想ページ番号とこれに
対応する物理アドレス番号を保持しておくような構成と
することもできる。図５は、最後と最後から２番目のア
ドレス変換に用いた仮想ページ番号について参照する場
合の構成を例示する。
【００２５】このような場合、アドレス変換に当たっ
て、仮想ページ番号２が与えられた時、これが、仮想ペ
ージ番号レジスタ４に記憶されている、過去の複数の仮
想ページ番号のいずれかに一致した場合に、ＴＬＢ回路
１を活性化することなく、物理ページ番号レジスタ５か
ら物理ページ番号３を引くように構成する。そして、こ
れらのいずれからも一致が見いだせない場合に、初めて
ＴＬＢ回路１を活性化する。
て、仮想ページ番号２が与えられた時、これが、仮想ペ
ージ番号レジスタ４に記憶されている、過去の複数の仮
想ページ番号のいずれかに一致した場合に、ＴＬＢ回路
１を活性化することなく、物理ページ番号レジスタ５か
ら物理ページ番号３を引くように構成する。そして、こ
れらのいずれからも一致が見いだせない場合に、初めて
ＴＬＢ回路１を活性化する。
【００２６】このような構成によれば、仮想ページ番号
２の仮想ページ番号レジスタ４に対するヒット率が高ま
るので、ＴＬＢ回路１を活性化する比率が低下し、消費
電力を更に低減することができる。
２の仮想ページ番号レジスタ４に対するヒット率が高ま
るので、ＴＬＢ回路１を活性化する比率が低下し、消費
電力を更に低減することができる。
【００２７】ちなみに、この場合の、比較器６の設置個
数は、ＴＬＢ回路１の中に含まれる比較器の個数よりも
少ないので、比較器６による消費電力の増大は、ＴＬＢ
回路１を活性化する場合の消費電力の増大よりも少な
い。
数は、ＴＬＢ回路１の中に含まれる比較器の個数よりも
少ないので、比較器６による消費電力の増大は、ＴＬＢ
回路１を活性化する場合の消費電力の増大よりも少な
い。
【００２８】なお、実施例１の構成は、フルアソシアテ
ィブ方式のＴＬＢ回路に対して、効果的に適用されるも
のである。 実施例２．図２は、本発明の実施例２に係るアドレス変
換装置のブロック図であり、特に４ウェイセットアソシ
アティブ方式のＴＬＢ回路を例示するものである。
ィブ方式のＴＬＢ回路に対して、効果的に適用されるも
のである。 実施例２．図２は、本発明の実施例２に係るアドレス変
換装置のブロック図であり、特に４ウェイセットアソシ
アティブ方式のＴＬＢ回路を例示するものである。
【００２９】図において示すように、メモリアレイ１２
には仮想ページアドレス保持メモリ１０ａ、１０ｂ、１
０ｃ、１０ｄと物理ページアドレス保持メモリ１１ａ、
１１ｂ、１１ｃ、１１ｄが、それぞれ対応して、４系統
並列に設けられている。比較器１３ａ、１３ｂ、１３
ｃ、１３ｄは、仮想ページ番号２が与えられると、仮想
ページ番号２と仮想ページアドレス保持メモリ１０ａ、
１０ｂ、１０ｃ、１０ｄの出力を、それぞれ比較する。
比較器１３ａ、１３ｂ、１３ｃ、１３ｄの比較の結果得
られる一致信号１４ａ、１４ｂ、１４ｃ、１４ｄは、ト
ライステートバッファ１５ａ、１５ｂ、１５ｃ、１５ｄ
に与えられ、物理ページアドレス保持メモリ１１ａ、１
１ｂ、１１ｃ、１１ｄからの出力を物理ページ番号３と
して出力させる。なお、比較器１３ａ、１３ｂ、１３
ｃ、１３ｄの各出力の一致信号１４ａ、１４ｂ、１４
ｃ、１４ｄは、コントロール回路１６に与えられる。そ
して、コントロール回路１６は一致信号１４ａ、１４
ｂ、１４ｃ、１４ｄに基づいて、活性化信号１７ａ、１
７ｂ、１７ｃ、１７ｄを発生し、比較器１３ａ、１３
ｂ、１３ｃ、１３ｄの活性化を制御する。
には仮想ページアドレス保持メモリ１０ａ、１０ｂ、１
０ｃ、１０ｄと物理ページアドレス保持メモリ１１ａ、
１１ｂ、１１ｃ、１１ｄが、それぞれ対応して、４系統
並列に設けられている。比較器１３ａ、１３ｂ、１３
ｃ、１３ｄは、仮想ページ番号２が与えられると、仮想
ページ番号２と仮想ページアドレス保持メモリ１０ａ、
１０ｂ、１０ｃ、１０ｄの出力を、それぞれ比較する。
比較器１３ａ、１３ｂ、１３ｃ、１３ｄの比較の結果得
られる一致信号１４ａ、１４ｂ、１４ｃ、１４ｄは、ト
ライステートバッファ１５ａ、１５ｂ、１５ｃ、１５ｄ
に与えられ、物理ページアドレス保持メモリ１１ａ、１
１ｂ、１１ｃ、１１ｄからの出力を物理ページ番号３と
して出力させる。なお、比較器１３ａ、１３ｂ、１３
ｃ、１３ｄの各出力の一致信号１４ａ、１４ｂ、１４
ｃ、１４ｄは、コントロール回路１６に与えられる。そ
して、コントロール回路１６は一致信号１４ａ、１４
ｂ、１４ｃ、１４ｄに基づいて、活性化信号１７ａ、１
７ｂ、１７ｃ、１７ｄを発生し、比較器１３ａ、１３
ｂ、１３ｃ、１３ｄの活性化を制御する。
【００３０】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００３１】仮想ページ番号２に基づくアドレス変換を
行う場合、先ず、コントロール回路１６により、最後に
ヒットし且つエントリを登録したウェイの比較器１３
ａ、１３ｂ、１３ｃ又は１３ｄに対して活性化信号１７
ａ、１７ｂ、１７ｃ又は１７ｄを出力する。そして、コ
ントロール回路１６により選択された比較器１３ａ、１
３ｂ、１３ｃ又は１３ｄにより、対応する仮想ページア
ドレス保持メモリ１０ａ、１０ｂ、１０ｃ又は１０ｄの
出力と仮想ページ番号２を比較する。
行う場合、先ず、コントロール回路１６により、最後に
ヒットし且つエントリを登録したウェイの比較器１３
ａ、１３ｂ、１３ｃ又は１３ｄに対して活性化信号１７
ａ、１７ｂ、１７ｃ又は１７ｄを出力する。そして、コ
ントロール回路１６により選択された比較器１３ａ、１
３ｂ、１３ｃ又は１３ｄにより、対応する仮想ページア
ドレス保持メモリ１０ａ、１０ｂ、１０ｃ又は１０ｄの
出力と仮想ページ番号２を比較する。
【００３２】この比較の結果、ヒットした場合、比較器
１３ａ、１３ｂ、１３ｃ又は１３ｄから一致信号１４
ａ、１４ｂ、１４ｃ又は１４ｄを出力させ、そのウェイ
の物理ページアドレス保持メモリ１１ａ、１１ｂ、１１
ｃ又は１１ｄの出力をトライステートバッファ１５ａ、
１５ｂ、１５ｃ又は１５ｄを通じて、物理ページ番号３
として出力する。
１３ａ、１３ｂ、１３ｃ又は１３ｄから一致信号１４
ａ、１４ｂ、１４ｃ又は１４ｄを出力させ、そのウェイ
の物理ページアドレス保持メモリ１１ａ、１１ｂ、１１
ｃ又は１１ｄの出力をトライステートバッファ１５ａ、
１５ｂ、１５ｃ又は１５ｄを通じて、物理ページ番号３
として出力する。
【００３３】なお、ここでヒットしなかった場合、コン
トロール回路１６の活性化信号１７ａ、１７ｂ、１７ｃ
又は１７ｄにより、他の比較器１３ａ、１３ｂ、１３ｃ
又は１３ｄを活性化し、他のウェイでヒットするものが
あれば、そのウェイの物理ページアドレス保持メモリ１
１ａ、１１ｂ、１１ｃ又は１１ｄの出力をトライステー
トバッファ１５ａ、１５ｂ、１５ｃ又は１５ｄを通じ
て、物理ページ番号３として出力させる。
トロール回路１６の活性化信号１７ａ、１７ｂ、１７ｃ
又は１７ｄにより、他の比較器１３ａ、１３ｂ、１３ｃ
又は１３ｄを活性化し、他のウェイでヒットするものが
あれば、そのウェイの物理ページアドレス保持メモリ１
１ａ、１１ｂ、１１ｃ又は１１ｄの出力をトライステー
トバッファ１５ａ、１５ｂ、１５ｃ又は１５ｄを通じ
て、物理ページ番号３として出力させる。
【００３４】なお、実施例２では、４ウェイの構成を例
示したが、この発明は、ウェイ数に関係なく、適用でき
ることはもちろんである。
示したが、この発明は、ウェイ数に関係なく、適用でき
ることはもちろんである。
【００３５】なお、実施例２は、従来の回路構成に、コ
ントロール回路１６を追加するだけで実施可能であり、
オーバーヘッドを低下することができる。
ントロール回路１６を追加するだけで実施可能であり、
オーバーヘッドを低下することができる。
【００３６】なお、実施例２の構成は、フルアソシアテ
ィブ方式のＴＬＢ回路には適用できないが、セットアソ
シアティブ方式のＴＬＢ回路には、効果的に適用可能な
ものである。 実施例３．実施例３のアドレス変換装置は、実施例２の
構成に実施例１の考え方を適用したものである。つま
り、実施例２では、コントロール回路１６により、比較
器１３ａ、１３ｂ、１３ｃ、１３ｄの活性化のみを制御
する構成を例示したが、これに実施例１の考え方、つま
り、コントロール回路１６により比較器１３ａ、１３
ｂ、１３ｃ、１３ｄを制御する代わりに、メモリアレイ
１２の各ウェイごとにその活性化を制御するようにす
る。
ィブ方式のＴＬＢ回路には適用できないが、セットアソ
シアティブ方式のＴＬＢ回路には、効果的に適用可能な
ものである。 実施例３．実施例３のアドレス変換装置は、実施例２の
構成に実施例１の考え方を適用したものである。つま
り、実施例２では、コントロール回路１６により、比較
器１３ａ、１３ｂ、１３ｃ、１３ｄの活性化のみを制御
する構成を例示したが、これに実施例１の考え方、つま
り、コントロール回路１６により比較器１３ａ、１３
ｂ、１３ｃ、１３ｄを制御する代わりに、メモリアレイ
１２の各ウェイごとにその活性化を制御するようにす
る。
【００３７】このような構成によれば、最後にヒットし
たか、エントリを登録したウェイのメモリアクセスと、
ヒットチェックを最初に行い、ヒットした場合には、そ
のウェイの物理ページアドレス保持メモリ１１ａ、１１
ｂ、１１ｃ又は１１ｄの出力を物理ページ番号３として
出力する。そして、ヒットしなかった場合に、他のウェ
イのメモリアクセスを行い、ヒットチェックする。
たか、エントリを登録したウェイのメモリアクセスと、
ヒットチェックを最初に行い、ヒットした場合には、そ
のウェイの物理ページアドレス保持メモリ１１ａ、１１
ｂ、１１ｃ又は１１ｄの出力を物理ページ番号３として
出力する。そして、ヒットしなかった場合に、他のウェ
イのメモリアクセスを行い、ヒットチェックする。
【００３８】以上のように、メモリアレイ１２のウェイ
ごとに、活性化する仮想ページアドレス保持メモリ１０
ａ、１０ｂ、１０ｃ、１０ｄや物理ページアドレス保持
メモリ１１ａ、１１ｂ、１１ｃ、１１ｄを制御すること
により、メモリアレイ１２の活性化する部分を小さくす
ることが可能であり、消費電力を低減することができ
る。
ごとに、活性化する仮想ページアドレス保持メモリ１０
ａ、１０ｂ、１０ｃ、１０ｄや物理ページアドレス保持
メモリ１１ａ、１１ｂ、１１ｃ、１１ｄを制御すること
により、メモリアレイ１２の活性化する部分を小さくす
ることが可能であり、消費電力を低減することができ
る。
【００３９】
【発明の効果】以上述べたように、本発明のアドレス変
換装置は、最後にヒットまたはエントリ登録したアドレ
ス変換と、次のアドレス変換が同じである確率が非常に
高いことに着目して、ＴＬＢ回路全体の活性化を抑制し
ながら、アドレス変換を行うように構成したので、通常
のＴＬＢ回路と同じエントリ数やウェイ数を保持したま
ま、つまりヒット率を低下させることなく、ＴＬＢ回路
の活性化に伴う消費電力を低減できる。
換装置は、最後にヒットまたはエントリ登録したアドレ
ス変換と、次のアドレス変換が同じである確率が非常に
高いことに着目して、ＴＬＢ回路全体の活性化を抑制し
ながら、アドレス変換を行うように構成したので、通常
のＴＬＢ回路と同じエントリ数やウェイ数を保持したま
ま、つまりヒット率を低下させることなく、ＴＬＢ回路
の活性化に伴う消費電力を低減できる。
【図１】本発明の実施例１のアドレス変換装置のブロッ
ク図である。
ク図である。
【図２】本発明の実施例２のアドレス変換装置のブロッ
ク図である。
ク図である。
【図３】一般的なＴＬＢ回路のブロック図である。
【図４】従来のアドレス変換装置のブロック図である。
【図５】本発明の実施例２の変形例のブロック図であ
る。
る。
１ ＴＬＢ回路 ４ 仮想ページ番号レジスタ ５ 物理ページ番号レジスタ ６、１３ａ、１３ｂ、１３ｃ、１３ｄ 比較器 ９ マルチプレクサ １０ａ、１０ｂ、１０ｃ、１０ｄ 仮想ページアドレス
保持メモリ １１ａ、１１ｂ、１１ｃ、１１ｄ 物理ページアドレス
保持メモリ １２ メモリアレイ １５ａ、１５ｂ、１５ｃ、１５ｄ トライステートバッ
ファ １６ コントロール回路
保持メモリ １１ａ、１１ｂ、１１ｃ、１１ｄ 物理ページアドレス
保持メモリ １２ メモリアレイ １５ａ、１５ｂ、１５ｃ、１５ｄ トライステートバッ
ファ １６ コントロール回路
Claims (7)
- 【請求項１】仮想アドレスと物理アドレスの対応を複数
ウェイ記憶する第１のアドレス変換手段と、 少なくとも１つの仮想アドレスとこれに対応する物理ア
ドレスを記憶する第２のアドレス変換手段と、 変換対象となる仮想アドレスと前記第２のアドレス変換
手段の仮想アドレスの対応を比較し、ここでアドレス変
換できる場合は、前記第１のアドレス変換手段の活性化
を抑制すると共に、前記第２のアドレス変換手段から物
理アドレスを出力させ、前記第２のアドレス変換手段に
よるアドレス変換ができない場合は、前記第１のアドレ
ス変換手段を活性化して、前記第１のアドレス変換手段
から物理アドレスを出力させる制御手段と、 を備えることを特徴とするアドレス変換装置。 - 【請求項２】前記制御手段が、変換対象となる仮想アド
レスと第２のアドレス変換手段の仮想アドレスを比較す
る比較器を有し、 前記第１のアドレス変換手段が、各ウェイごとに、変換
対象としての仮想アドレスと記憶された仮想アドレスと
を比較する比較器を有し、前記第１のアドレス変換手段
が備える比較器の数よりも、前記制御手段が有する比較
器の数を少ないものとした、請求項１のアドレス変換装
置。 - 【請求項３】前記第２のアドレス変換手段に保持されて
いる仮想アドレスと物理アドレスの対応のすべてを前記
第１のアドレス変換手段が保持している、請求項２のア
ドレス変換装置。 - 【請求項４】前記第１のアドレス変換手段がフルアソシ
アティブ方式のＴＬＢ回路である、請求項１のアドレス
変換装置。 - 【請求項５】仮想アドレスと物理アドレスの対応を複数
ウェイ記憶するアドレス変換手段と、過去のアドレス変
換の実績に基づいて、前記アドレス変換手段の複数のウ
ェイを選択的にアクセスし、変換対象となる仮想アドレ
スに対応する物理アドレスを呼び出す制御手段と、を備
えることを特徴とするアドレス変換装置。 - 【請求項６】前記制御手段が、前記アドレス変換手段の
複数ウェイの出力を選択する手段を備える、請求項５の
アドレス変換装置。 - 【請求項７】前記制御手段が、前記アドレス変換手段の
複数ウェイを選択的に活性化する手段を備える、請求項
５のアドレス変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23368794A JP3456768B2 (ja) | 1994-09-28 | 1994-09-28 | アドレス変換装置 |
| KR1019950032074A KR100245660B1 (ko) | 1994-09-28 | 1995-09-27 | 어드레스변환장치 |
| EP95115267A EP0704805A3 (en) | 1994-09-28 | 1995-09-27 | Address translation device |
| EP01114798A EP1276051A3 (en) | 1994-09-28 | 1995-09-27 | Address translation device |
| US08/534,361 US5860145A (en) | 1994-09-28 | 1995-09-27 | Address translation device storage last address translation in register separate from TLB |
| TW084111420A TW394872B (en) | 1994-09-28 | 1995-10-28 | Address translation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23368794A JP3456768B2 (ja) | 1994-09-28 | 1994-09-28 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895864A true JPH0895864A (ja) | 1996-04-12 |
| JP3456768B2 JP3456768B2 (ja) | 2003-10-14 |
Family
ID=16958972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23368794A Expired - Fee Related JP3456768B2 (ja) | 1994-09-28 | 1994-09-28 | アドレス変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5860145A (ja) |
| EP (2) | EP1276051A3 (ja) |
| JP (1) | JP3456768B2 (ja) |
| KR (1) | KR100245660B1 (ja) |
| TW (1) | TW394872B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185171B2 (en) | 2002-07-25 | 2007-02-27 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2007504552A (ja) * | 2003-09-03 | 2007-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | プロセッサの電力を削減するためのマイクロｔｌｂおよびマイクロタグ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2917434B2 (ja) * | 1989-09-08 | 1999-07-12 | セイコーエプソン株式会社 | マスタースライス集積回路装置 |
| US6233667B1 (en) * | 1999-03-05 | 2001-05-15 | Sun Microsystems, Inc. | Method and apparatus for a high-performance embedded memory management unit |
| US6678815B1 (en) * | 2000-06-27 | 2004-01-13 | Intel Corporation | Apparatus and method for reducing power consumption due to cache and TLB accesses in a processor front-end |
| KR100450675B1 (ko) * | 2002-03-19 | 2004-10-01 | 삼성전자주식회사 | 성능향상 및 전력소모를 감소시킬 수 있는 ｔｌｂ |
| US6938145B2 (en) * | 2002-12-04 | 2005-08-30 | Bull Hn Information Systems Inc. | Associative memory system with a multi-digit incrementable validity counter |
| US7076635B1 (en) * | 2003-09-04 | 2006-07-11 | Advanced Micro Devices, Inc. | Method and apparatus for reducing instruction TLB accesses |
| US7509472B2 (en) | 2006-02-01 | 2009-03-24 | Sun Microsystems, Inc. | Collapsible front-end translation for instruction fetch |
| GR20130100707A (el) | 2013-12-23 | 2015-07-31 | Arm Limited, | Μεταφραση διευθυνσης σε μια συσκευη επεξεργασιας δεδομενων |
| CN114116540B (zh) * | 2022-01-26 | 2022-04-12 | 广东省新一代通信与网络创新研究院 | 一种用于提高处理器页表缓冲性能的方法及系统 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400774A (en) * | 1981-02-02 | 1983-08-23 | Bell Telephone Laboratories, Incorporated | Cache addressing arrangement in a computer system |
| JPS60150148A (ja) * | 1983-09-22 | 1985-08-07 | デイジタル イクイプメント コ−ポレ−シヨン | ２レベル変換バツフアを用いた仮想アドレスマツピング |
| US5237671A (en) * | 1986-05-02 | 1993-08-17 | Silicon Graphics, Inc. | Translation lookaside buffer shutdown scheme |
| JPH0661066B2 (ja) * | 1986-10-20 | 1994-08-10 | 株式会社日立製作所 | 記憶制御装置 |
| JPH01154261A (ja) * | 1987-12-11 | 1989-06-16 | Toshiba Corp | 情報処理装置 |
| US5099415A (en) * | 1989-02-15 | 1992-03-24 | International Business Machines | Guess mechanism for virtual address translation |
| JPH04215150A (ja) * | 1990-12-12 | 1992-08-05 | Nec Corp | アドレス変換装置 |
| US5305444A (en) * | 1990-12-21 | 1994-04-19 | Sun Microsystems, Inc. | Apparatus for increasing the number of hits in a translation lookaside buffer including instruction address lookaside register |
| JPH04328656A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | キャッシュメモリ |
| US5526504A (en) * | 1993-12-15 | 1996-06-11 | Silicon Graphics, Inc. | Variable page size translation lookaside buffer |
| US6529519B1 (en) * | 1998-12-22 | 2003-03-04 | Koninklijke Philips Electronics N.V. | Prioritized-buffer management for fixed sized packets in multimedia application |
-
1994
- 1994-09-28 JP JP23368794A patent/JP3456768B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-27 EP EP01114798A patent/EP1276051A3/en not_active Withdrawn
- 1995-09-27 KR KR1019950032074A patent/KR100245660B1/ko not_active Expired - Fee Related
- 1995-09-27 US US08/534,361 patent/US5860145A/en not_active Expired - Fee Related
- 1995-09-27 EP EP95115267A patent/EP0704805A3/en not_active Ceased
- 1995-10-28 TW TW084111420A patent/TW394872B/zh not_active IP Right Cessation
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|---|---|---|---|---|
| US7185171B2 (en) | 2002-07-25 | 2007-02-27 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2007504552A (ja) * | 2003-09-03 | 2007-03-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | プロセッサの電力を削減するためのマイクロｔｌｂおよびマイクロタグ |
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| Publication number | Publication date |
|---|---|
| TW394872B (en) | 2000-06-21 |
| EP1276051A2 (en) | 2003-01-15 |
| KR960011715A (ko) | 1996-04-20 |
| US5860145A (en) | 1999-01-12 |
| EP0704805A2 (en) | 1996-04-03 |
| EP0704805A3 (en) | 1996-07-31 |
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