JPH0895908A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 同時データ転送する受信側機器の組合わせ数
を増加し得ると共に、この組合わせをダイナミックに変
化させ得るバス制御装置を提供する。 【構成】 送信側バス制御装置１は、受信側バス制御装
置５にデータの受信、不受信を判断させるアドレスを出
力すると共にアドレスストローブ信号を“Ｌ”レベルと
する。受信側バス制御装置５は、受信したアドレスによ
りメモリ６をアクセスし、その記憶データに応じて受信
準備又は受信を無視する準備をする。データ転送バス９
に接続されている全ての受信側バス制御装置５がアドレ
ス判断を終了してアクノレッジ信号を出力すると、送信
側バス制御装置１はアドレス出力を止めてデータ信号を
出力し、データストローブ信号を“Ｌ”レベルにする。
受信準備を完了した受信側バス制御装置５は、データス
トローブ信号が“Ｌ”レベルになると、送信側機器から
データ信号線１４により送られてくるデータを受信す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルデータ転送路
のバス制御装置に関する。

【０００２】

【従来の技術】デジタルデータ転送路のバス制御を行な
う従来のバス制御装置は、図９に示すように構成されて
いる。即ち、送信側バス制御装置２６は、グループアド
レスを出力するグループアドレス出力回路２７、機器ア
ドレスを出力する機器アドレス出力回路２８、グループ
アドレス／機器アドレス／データのハンドシェイクを受
信側と行なう制御回路２９、転送データを出力するデー
タ出力回路３０からなり、データ転送バス３６を介して
受信側バス制御装置３１と接続される。

【０００３】上記データ転送バス３６は、同時にデータ
を受信すべき複数機器を示すグループアドレス信号線３
７、受信すべき機器を示す機器アドレス信号線３８、上
記グループアドレス信号線３７及び機器アドレス信号線
３８の信号が有効かどうかを示すアドレスストローブ信
号線３９、グループアドレス信号及び機器アドレス信号
の受信が終了したことを受信側から送信側に伝えるアク
ノレッジ信号線４０、転送データを伝えるデータ信号線
４２、このデータ信号線４２のデータが有効であること
を示すデータストローブ信号線４１からなる。

【０００４】受信側バス制御装置３１は、グループアド
レスをデコードするグループアドレスデコード回路３
２、機器アドレスをデコードする機器アドレスデコード
回路３３、グループアドレス／機器アドレス／データの
ハンドシェイクを送信側と行なう制御回路３４、転送デ
ータを受信するデータ入力回路３５からなり、グループ
アドレスデコード回路３２及び機器アドレスデコード回
路３３の出力がＯＲゲート４３を介して制御回路３４へ
入力される。

【０００５】次に送信側と受信側のデータ伝送路が確立
されるまでの手順を図１０を参照して説明する。送信側
バス制御装置２６は、グループアドレス出力回路２７か
らグループアドレスを出力すると共に機器アドレス出力
回路２８から機器アドレスを出力し、更に制御回路２９
からのストローブ信号を“Ｌ”レベルにして、受信側に
対しグループアドレスと機器アドレスが有効であること
を示す。上記機器アドレスは受信側機器毎に独自のアド
レスを持ち、グループアドレスは同時にデータを受けと
る複数の受信側機器を１つのグループにしてグループ毎
に１つのアドレスを持っている。受信側バス制御装置３
１は、データ転送バス３６を介して送られてくるストロ
ーブ信号が“Ｌ”レベルであることを検出すると、グル
ープアドレスと機器アドレスを取込み、グループアドレ
スデコード回路３２と機器アドレスデコード回路３３に
予め設定されている自己のグループアドレスまたは機器
アドレスと一致するか否かを判別する。グループ／機器
のそれぞれアドレスデコード回路３２，３３は、一致し
ていれば“Ｈ”レベルの信号、不一致であれば“Ｌ”レ
ベルの信号を出力する。この二つのデコード回路３２，
３３の出力は、ＯＲゲート４３により論理和が取られ、
その結果が制御回路３４へ伝えられる。

【０００６】制御回路３４は、デコード回路３２，３３
の結果が“Ｈ”レベルであれば、データ受信の準備を
し、“Ｌ”レベルであればデータ受信を無視する準備を
して、送信側にアクノレッジ信号を“Ｈ”レベルにして
データ受信または不受信の準備ができたことを知らせ
る。このようなハンドシェイクが行なわれて、送信側と
受信側のデータ伝送路が確立される。その後、送信側か
らデータを出力すると共にストローブ信号を“Ｌ”レベ
ルにすることにより、上記受信の準備を完了した受信側
に対してのみデータ転送が行なわれる。

【０００７】

【発明が解決しようとする課題】並列コンピュータシス
テムやマルチプロセッサシステム等では、処理内容によ
って１つの送信側機器から複数の受信側機器に同時にデ
ータ転送を行なう必要がある。この同時データ転送を行
なうデータ転送先である複数の受信側機器の組合わせ
は、処理内容により異なっている。そのため並列コンピ
ュータシステムやマルチプロセッサシステム等を構成し
ている送信側機器や受信側機器が増加し、それに伴って
同時データ転送を行なう受信側機器の組合わせは膨大な
数になる。

【０００８】上記従来のバス制御装置のグループアドレ
スによる同時データ転送機能は、予め設定されたグルー
プ単位でしか同時データ転送が行なえないため、上述し
たように処理ユニット（受信側機器）と処理数（種類）
の増加に対応することは、グループアドレス信号線３
７、グループアドレス出力回路２７、グループアドレス
デコード回路３２が大規模化してしまい、実現が難しい
という問題があった。

【０００９】本発明は上記実情に鑑みてなされたもの
で、同時データ転送する受信側機器の組合わせ数を増加
し得ると共に、この組合わせをダイナミックに変化させ
ることができるバス制御装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は、データ転送バ
スに接続された複数の機器間のデータ転送を制御するバ
ス制御装置において、データ送信側機器に設けられ、上
記データ転送バスを介してデータ受信側機器に所望の受
信機器を示すアドレス信号を出力するアドレス出力回路
と、データ受信側機器に設けられ、上記データ送信側機
器から送出されるデータの受信、不受信を判断するデー
タを記憶し、上記アドレス出力回路から送られてくるア
ドレス信号によりアクセスされて記憶データを出力する
メモリと、このメモリから読出されるデータにより上記
データ送信側機器から送信されるデータの受信、不受信
の準備を行なう制御回路とを具備したことを特徴とす
る。

【００１１】

【作用】受信側機器に設けられたメモリは、送信側機器
から送られてくるアドレスを取り込み、メモリリードア
クセスを行なう。このメモリアクセスで得た値は、送信
側から送られてくるデータを受信するかしないかを決定
するデータとして受信側制御回路に渡される。この受信
側制御回路は、上記メモリアクセスデータを受けとる
と、受信または不受信の準備をする。そして、データ転
送バスに接続された全ての受信側機器の準備が終了する
と、送信側機器からデータ転送が開始され、上記メモリ
アクセスの値により受信準備をしている受信側機器へデ
ータ転送が行なわれる。

【００１２】受信側機器が送信側機器の出力するアドレ
スに対してデータ受信するかどうかの判断は、受信側機
器毎に持つメモリの内容により決定されるため、送信側
機器の出力する全てのアドレスに対し個々の受信側機器
についてデータの受信、不受信の設定ができ、かつ、メ
モリ内容を書換えることにより、その設定も変化させる
ことができる。

【００１３】データバスに接続された複数の受信側機器
システムで考えると、受信側機器個々の設定の組合わせ
で、同時データ転送を行なう受信側機器の組合わせ数を
増加させることができ、また、受信側機器個々の設定を
変化させることにより、同時データ転送を行なう受信側
機器の組合わせを変化させることができるようになる。

【００１４】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係るバス制御装置の
構成を示すブロック図である。本発明に係るバス制御装
置は、送信側バス制御装置１、データ転送バス９、受信
側バス制御装置５からなる。

【００１５】送信側バス制御装置１は、所望の受信機器
を示すアドレス信号、即ち、受信側バス制御装置５にデ
ータの受信、不受信を判断させるアドレス信号を出力す
るアドレス出力回路２、アドレス及びデータのハンドシ
ェイクを受信側と行なう制御回路３、メモリ選択用のデ
ータを含むデータ信号を出力するデータ出力回路４から
なる。

【００１６】受信側バス制御装置５は、データ転送バス
９からアドレス信号を取り込み、そのアドレスに対応し
たデータを出力するメモリ６、このメモリ６の制御とア
ドレス及びデータのハンドシェイクを送信側と行なう制
御回路７、転送されたデータを取り込むデータ入力回路
８からなる。上記メモリ６は、送信側バス制御装置１か
ら指定される各アドレスに対して例えば「データ信号を
受信する」、「データ信号を無視する」等のデータを予
め記憶設定しており、その指定アドレスに対する記憶デ
ータを制御回路７に出力する。この制御回路７は、メモ
リ６から読出されたデータに応じて受信準備、あるいは
受信を無視する準備を行なう。

【００１７】データ転送バス９は、アドレス信号線１
０、アドレス信号線１０が有効であることを示すアドレ
スストローブ信号線１１、受信側がアドレスの判断を終
了したことを示すアクノレッジ信号線１２、データを転
送するデータ信号線１４、このデータ信号線１４が有効
であることを示すデータストローブ信号線１３からな
る。

【００１８】上記制御回路７は、メモリ制御部が図２に
示すように一致回路７１、ＡＮＤゲート７２，７３、Ｏ
Ｒゲート７４及びゲート端子付きのバッファ回路７５か
らなっている。一致回路７１は、データ信号線１４によ
り送られてくるデータ信号のメモリ選択を示す所定のビ
ット（複数）が予め決められている値であるとき、
“Ｌ”レベルの信号をＡＮＤゲート７３に出力する。こ
の予め決められている値は、受信側バス制御装置５毎に
異なる値である。また、送信側バス制御装置１から送ら
れてくるアドレスストローブ信号及びデータストローブ
信号は、ＡＮＤゲート７２，７３に入力される。この場
合、ＡＮＤゲート７２は、アドレスストローブ信号が反
転入力端子に入力され、データストローブ信号が非反転
入力端子に入力される。また、ＡＮＤゲート７３は、全
ての端子が反転入力端子となっている。そして、ＡＮＤ
ゲート７２，７３の出力がＯＲゲート７４を介してチッ
プセレクト信号として取り出され、メモリ６に入力され
る。また、ＡＮＤゲート７２の出力はアウトプットイネ
ーブル信号として、ＡＮＤゲート７３の出力はライトイ
ネーブルとしてメモリ６に入力される。更に、ＡＮＤゲ
ート７３の出力信号は、バッファ回路７５のゲート端子
に入力される。このバッファ回路７５は、ＡＮＤゲート
７３の出力が“Ｌ”レベルとなった時にゲートを開き、
データ信号線１４を介して送られてくるデータ信号をメ
モリ６に入力する。

【００１９】次に上記実施例におけるデータ転送手順を
上記図１、図２及び図３に示すタイミングチャートを参
照して説明する。送信側バス制御装置１は、アドレス出
力回路２よりアドレス信号線１０に所望の受信機器を示
すアドレス信号、即ち、データの受信、不受信を判断さ
せるアドレス信号を出力すると共に、制御回路３からア
ドレスストローブ信号線１１にアドレスストローブ信号
（“Ｌ”レベル）を出力し、受信側に対してアドレスが
有効であることを示す。

【００２０】受信側バス制御装置５は、送信側バス制御
装置１から送られてくるアドレス信号をメモリ６に入力
すると共に、アドレスストローブ信号（“Ｌ”レベル）
が制御回路７に送られてくると、ＯＲゲート７４から出
力するメモリ６のチップセレクト入力とＡＮＤゲート７
２から出力するアウトプットイネーブル入力を“Ｌ”レ
ベルにする。上記のようにメモリ６の入力であるアドレ
ス信号、チップセレクト信号、アウトプットイネーブル
信号が有効になると、メモリ６からデータが読出されて
制御回路７に送られる。制御回路７は、メモリ６から読
出された内容がデータ信号の受信を指示するもの（値）
であれば受信準備をし、そうでなければ受信を無視する
準備をし、アクノレッジ信号線１２に出力するアクノレ
ッジ信号を“Ｈ”レベルにして送信側にアドレスの判断
が終了したことを示す。このときのアクノレッジ信号
は、オープンコレクタ（トランジスタ）もしくはオープ
ンドレイン（ＦＥＴ）出力の駆動回路で駆動され、デー
タ転送バス９上で論理積をとることを可能にする。即
ち、一本の信号線に複数のオープンコレクタもしくはオ
ープンドレインの出力回路素子を接続した場合、全部の
出力回路素子がオフであれば信号線が“Ｈ”レベル、ど
れか１つの出力回路素子がオフすると信号線が“Ｌ”レ
ベルになることを利用して論理積動作を可能にしてい
る。

【００２１】そして、データ転送バス９に接続されてい
る全ての受信側バス制御装置５がアドレス判断を終了し
てアクノレッジ信号を“Ｈ”レベルにすると、送信側バ
ス制御装置１はアドレスストローブ信号を“Ｈ”レベル
にすると共に、アドレス出力を止めてデータ信号を出力
し、データストローブ信号を“Ｌ”レベルにして受信側
に転送データが有効であることを示す。この場合、図４
に示すように一度のアドレス出力で複数のデータを転送
するようにしても良い。

【００２２】受信準備を完了している受信側バス制御装
置５は、送信側バス制御装置１から送られてくるデータ
ストローブ信号が“Ｌ”レベルになると、データ信号線
１４により送られてくるデータを受信する。

【００２３】上記のようにメモリ６に予め設定した内容
に応じてデータ信号の受信、不受信が決定される。従っ
て、送信側機器の出力する全てのアドレスに対し個々の
受信側機器についてデータの受信、不受信の設定がで
き、かつ、メモリ内容を書換えることにより、その設定
も変化させることができる。

【００２４】次に受信側バス制御装置５のメモリ６にデ
ータを設定する手順について図５のタイミングチャート
を参照して説明する。メモリ６へのデータ設定を行なう
場合、送信側バス制御装置１よりアドレスストローブ信
号とデータストローブ信号を共に“Ｌ”レベルにするこ
とで、データ転送と区別する。送信側バス制御装置１
は、アドレスストローブ信号とデータストローブ信号を
共に“Ｌ”レベルにするとき、データ信号線１４に出力
するデータ信号は、１つのメモリ６の選択を示す信号と
メモリ６への設定データの１つの情報を含むようにす
る。このメモリ６への設定データは、例えば「データ信
号を受信する」、「データ信号を無視する」等の通信状
態を指令するためのデータである。

【００２５】図２に詳細を示す受信側バス制御装置５
は、送信側バス制御装置１から送られてくるアドレスス
トローブ信号とデータストローブ信号が共に“Ｌ”レベ
ルになると、ＡＮＤゲート７２の出力、つまりアウトプ
ットイネーブル信号が“Ｈ”レベルとなり、メモリ６の
データ出力を禁止する。そして、一致回路７１は、デー
タ信号線１４により送られてくるデータ信号のメモリ選
択を示すビットが予め決められている値であるとき、
“Ｌ”レベルの信号をＡＮＤゲート７３に出力する。こ
のときアドレスストローブ信号とデータストローブ信号
が共に“Ｌ”レベルであるので、ＡＮＤゲート７３の出
力が“Ｌ”レベルとなり、バッファ回路７５のゲート端
子に入力される。このバッファ回路７５は、ゲート端子
に“Ｌ”レベルの信号が入力されるとゲートを開き、デ
ータ信号線１４により送られてくるデータ信号をメモリ
６に出力する。また、上記ＡＮＤゲート７３の出力が
“Ｌ”レベルになると、ＯＲゲート７４を介してチップ
セレクト信号としてメモリ６に入力される。更に、ＡＮ
Ｄゲート７３から出力される“Ｌ”レベルの信号は、ラ
イトイネーブル信号としてメモリ６へ入力される。

【００２６】上記のようにチップセレクト信号及びライ
トイネーブル信号が“Ｌ”レベルになると、メモリ６の
指定アドレスに送信側バス制御装置１からのデータ信号
が書き込まれる。

【００２７】なお、上記実施例では、メモリ６に設定す
るデータは、送信側バス制御装置１からデータ転送バス
９を介して受信側バス制御装置５に送出するようにした
が、その他、例えば図６に示すようにメモリ６の各入出
力に対してマルチプレクサ１５を付加し、データ転送バ
ス９と受信側機器とで切り換えられるように構成すれ
ば、受信側機器によりメモリ６のデータを設定すること
が可能となる。

【００２８】次に本発明に係るバス制御装置を応用した
同時データ転送システムについて図７及び図８により説
明する。図７は、送信側バス制御装置１を内蔵した１台
の送信機器２１と、受信側バス制御装置５を内蔵した複
数台の受信機器２２をデータ転送バス９で接続した構成
となっている。このような構成とすることにより、送信
機器２１は、任意の受信機器２２に対して同時データ転
送を行なうことができる。

【００２９】また、図８に示すように送信側バス制御装
置１に送信の時間調停を行なう送信調停機器２３を接続
することにより、１つのデータ転送バス９上に複数の送
信調停機器２３を接続することが可能となる。更に、送
信側バス制御装置１と受信側バス制御装置５を共に内蔵
した送受信機器２４をデータ転送バス９に接続すること
も可能である。

【００３０】

【発明の効果】以上詳記したように本発明によれば、デ
ータ送信側機器にデータ転送バスにアドレス信号を出力
するアドレス出力回路を設けると共に、データ受信側機
器に送信側機器から送られてくるデータの受信、不受信
を決定するデータを記憶したメモリを備え、上記受信側
機器は受信したアドレス信号によりメモリをアクセスし
て送信側から送られてくるデータを受信するかしないか
を決定するようにしたので、送信側機器の出力する全て
のアドレスに対し個々の受信側機器についてデータの受
信、不受信の設定ができ、かつ、メモリ内容を書換える
ことにより、その設定も変化させることができる。従っ
て、受信側機器個々の設定の組合わせで、同時データ転
送を行なう受信側機器の組合わせ数を増加させることが
でき、また、受信側機器個々の設定を変化させることに
より、同時データ転送を行なう受信側機器の組合わせを
変化させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るバス制御装置の構成
図。

【図２】同実施例における制御回路の要部の詳細を示す
回路構成図。

【図３】同実施例のデータ転送動作を説明するタイミン
グチャート。

【図４】同実施例の他のデータ転送動作を説明するタイ
ミングチャート。

【図５】同実施例におけるメモリデータの設定動作を説
明するタイミングチャート。

【図６】本発明におけるメモリ周辺の他の構成例を示す
図。

【図７】本発明によるバス制御装置を用いた同時データ
転送システムの構成例を示す図。

【図８】本発明によるバス制御装置を用いた同時データ
転送システムの他の構成例を示す図。

【図９】従来のバス制御装置を示す構成図。

【図１０】従来のバス制御装置の動作を説明するタイミ
ングチャート。

【符号の説明】

１ 送信側バス制御装置 ２ アドレス出力回路 ３ 制御回路 ４ データ出力回路 ５ 受信側バス制御装置 ６ メモリ ７ 制御回路 ８ データ入力回路 ９ データ転送バス １０ アドレス信号線 １１ アドレスストローブ信号線 １２ アクノレッジ信号線 １３ データストローブ信号線 １４ データ信号線 ２１ 送信機器 ２２ 受信機器 ２３ 送信調停機器 ２４ 制御回路 ２５ データ入力回路 ２６ データ転送バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ転送バスに接続された複数の機器
   間のデータ転送を制御するバス制御装置において、 データ送信側機器に設けられ、上記データ転送バスを介
   してデータ受信側機器に所望の受信機器を示すアドレス
   信号を出力するアドレス出力回路と、 データ受信側機器に設けられ、上記データ送信側機器か
   ら送出されるデータの受信、不受信を判断するデータを
   記憶し、上記アドレス出力回路から送られてくるアドレ
   ス信号によりアクセスされて記憶データを出力するメモ
   リと、 このメモリから読出されるデータにより上記データ送信
   側機器から送信されるデータの受信、不受信の準備を行
   なう制御回路とを具備したことを特徴とするバス制御装
   置。